MIPS eligit Imperas Reference exempla pro RISC-V processus verificationis

Imperas Software, dux solutionis simulationis in RISC-V, una cum MIPS annuntiavit continuationem et extensionem longae necessitudinis cum simulatione et confirmatione pro RISC-V.

Cum 2010 MIPs, processus Technology societas quae ad mercaturam de RISC-based processoris architecturae et IP coros spectat, cum Imperas communicavit ob technologiam simulationis proprietariae et referendi exempla utriusque machinalis internae et emptoris ISS solutiones. Sicut consilium et verificationis turmas transitus ad RISC-V apertam ISA (Instructio Architectura), Imperas exempla referentia pro RISC-V referentia formant pro processus functionis verificationis munia.

Novissima RISC-V verificationis methodologia "gradum-et-comparare" adhiberi potest ad comprobandum RTL processum exsecutionem contra Imperas exemplar aureum referentis in ambitu SystemVerilog encapsulatum. Haec res asynchronas contegit et inconsutilem praebet transitum ad analysin debug cum fluxus inveniatur.

Cum principale munus processus centralis sit ut programmata exequatur, programmatio munus maius agit in cyclo designato ab initiali conceptu ad verificationem functionis specialem, et in casu IP processus, ultra in finali consilio et fine SoC. applicatione progressus.

SoC tincidunt processus selecti IP ex pluribus factoribus fundantur, unus tamen e clavibus deliberatoriis quae facilitatem usus sustinet est summus qualitas ISS ad progressionem programmatum sustentandam.

Cum 2010, MIPS core IP deliverables Imperas fundatum ISS incluserunt, et consequenter Imperas technologiae adiuvit ad sustinendas multas res in applicationibus communicationum wireless, networking, automotives et AI applicationes, cum maioribus clientibus inter MediaTek et Intel Mobileye.

"Sicut MIPS consilio et confirmatione iunctorum transitus ad RISC-V, multa beneficia videmus ex aperto ISA specificatione capiendo", ait Don Smith, Director of Engineering at MIPS, Inc. "Sicut in IP comitatu, notabilem habemus. intendunt qualitatem et verificationem processus IP deliberabiles nostri. Imperas duces sunt simulationis et confirmationis in RISC-V et, plus quam decennium collaborationis, manifestae sunt DV socium MIPS et novarum oblationum RISC-V".

"RISC-V in fronte ferramenti consiliorum renascentiae in processibus optimized", dixit Itai Yarom, VP Sales et Marketing apud MIPS, Inc. "At, ISA solum involucrum possibilitatum praebet. Ars et scientia Optimizationis processus optimizationis postulat plenam explorationem et verificationem, quae referuntur ad exemplar simulationis et verificationis technologiae ab Imperas.

"Imperas simulationis technologia duo singularia attributa habet, exempla processus cum accuratione, potestate et visibilitate ad DV functionem requisiti et secundo, in omnes ambitus verificationis praecipuae EDA integrari potest." dixit Simon Davidmann, CEO apud Imperas Software. "Integrant exempla referentia nostra RISC-V in SystemVerilog UVM testbench sustinet recentissimas artes asynchronas eventus cum "gradu-et-comparare", et unum ambitum praebet ad quaestiones efficaciter componendas."