يلبي التعاون الطلب المتزايد على التحقق من معالج RISC-V

أعلنت Imperas Software Ltd عن تعاونها مع Synopsys، Inc لتلبية الطلب المتزايد على التحقق من معالج RISC-V. يتيح هذا التعاون للعملاء المشتركين تبسيط مهام التحقق من RISC-V الخاصة بهم باستخدام حلول التحقق ImperasDV وأدوات محاكاة VCS من Synopsys وأدوات تصحيح أخطاء Verdi لتحسين الكفاءة لتحقيق أهداف الجودة والوقت اللازم للتسويق. ImperasDV هو أول عنوان IP متاح تجاريًا للتحقق من معالجات RISC-V ، حيث يشتمل على مجموعات اختبار التحقق من الصحة المعمارية الأساسية لمطوري RISC-V لتوفير تطبيقات الأجهزة التي تتوافق مع توقعات النظام البيئي للبرامج الذي يدعم RISC-V. يحتوي على دعم أصلي لواجهة التحقق RISC-V القياسية المفتوحة ويستخدم منهجية المحاكاة المشتركة "lock-step-Compar" للتحقق الشامل من المعالج ، بما في ذلك الأحداث غير المتزامنة وعمليات التصحيح.

يوفر معيار RISC-V المفتوح ISA إطار عمل للمعالجات المحسّنة التي تهدف إلى حلول التطبيق بطرق جديدة ومبتكرة. أيضًا ، يمكن لفرق التصميم استخدام المرونة الجديدة عبر جميع عناصر مشروع SoC مع تطبيقات تهدف إلى التحكم الداخلي ووظائف الإدارة للطاقة والأمن والاتصالات ومهام أخرى أبعد من نطاق آلة الحالة المحدودة. يعمل RISC-V أيضًا على إحداث ثورة في مساحة تصميم HPC مع مصفوفات متعددة النواة ، ومسرعات ناقلات ، وخطوط أنابيب معقدة تتميز بتعدد خيوط المعالجة الفائقة ، وخارج النظام ، ومتعدد المشكلات ، والأجهزة ، على سبيل المثال لا الحصر من التقنيات التي تم تقديمها في المؤتمرات التقنية مؤخرًا .

تؤدي حريات التصميم الجديدة لـ RISC-V إلى إجماع متزايد عبر مجتمع SoC على أنه يجب دمج شروط التحقق من RISC-V في جداول وتخطيط SoC. في حين أن التحقق من المعالج قد لا يكون جديدًا تمامًا ، فإن RISC-V ينقل تحولًا كبيرًا في مسؤولية التحقق ، مما يسلط الضوء على الحاجة إلى التحقق الفعال لإنجاز معالم الشريط الرئيسية وأهداف الوقت إلى السوق. يمكن تلخيص أي خطة تحقق ناجحة على أنها حافز عالي الجودة لتحقيق أهداف التغطية. توفر محاكاة Synopsys VCS و ImperasDV تكاملًا سلسًا بين حلول التحقق testbench والمعالج RTL و ImperasDV في بيئة SystemVerilog مدمجة لمحاكاة مشتركة بين RTL DUT والنموذج المرجعي لمعالج Imperas RISC-V. من خلال التكامل الوثيق ، يمكن استكشاف التصحيح عند نقطة التناقض بسهولة من خلال انتقال خالٍ من الاحتكاك بين نموذج Verilog RTL و Imperas RISC-V المرجعي باستخدام Synopsys Verdi و Imperas eGui.

قال كيران فيتال ، المدير الأول لشركة Partner Alliance Marketing for Synopsys EDA Group: "يتزايد اعتماد RISC-V عبر قطاعات السوق الرئيسية حيث تستكشف فرق SoC مرونة معيار ISA المفتوح للمعالجات المحسّنة". "إن تعاوننا مع Imperas ، والاستفادة من حلول المحاكاة وتصحيح الأخطاء الرائدة في Synopsys ، يتيح لعملائنا المشتركين معالجة تعقيدات التحقق من نوى معالج RISC-V وتحقيق تقارب التغطية بسرعة."

"المحاكاة هي الأساس الذي يدعم كل من أشباه الموصلات قال سايمون دافيدمان، الرئيس التنفيذي لشركة Imperas Software Ltd. "إن نماذج Imperas المرجعية والمحاكاة التكنلوجيا تم تصميمها لتحقيق التكامل الوثيق داخل بيئات المحاكاة والمحاكاة المشتركة. من خلال هذا التعاون الأخير مع Synopsys، يمكن لعملائنا المشتركين الاستفادة من جميع مزايا حلول التحقق ImperasDV مع الابتكارات المتقدمة في محاكاة Synopsys VCS عالية الأداء ومنصة Verdi لتصحيح الأخطاء من أجل تدفق "قفل ومقارنة خطوة" SystemVerilog الكامل مع تصحيح الأخطاء الفعال للتحقق من RISC-V."