Imperas Software Ltd ได้ประกาศความร่วมมือกับ Synopsys, Inc เพื่อตอบสนองความต้องการที่เพิ่มขึ้นสำหรับการตรวจสอบโปรเซสเซอร์ RISC-V การทำงานร่วมกันนี้ช่วยให้ลูกค้าร่วมกันปรับปรุงงานการตรวจสอบ RISC-V ของพวกเขาโดยใช้โซลูชันการตรวจสอบ ImperasDV และการจำลอง VCS ของ Synopsys และเครื่องมือแก้ไขจุดบกพร่อง Verdi เพื่อประสิทธิภาพที่เพิ่มขึ้นเพื่อบรรลุวัตถุประสงค์ด้านเวลาออกสู่ตลาดและคุณภาพที่สำคัญ ImperasDV เป็น IP การตรวจสอบความถูกต้องเชิงพาณิชย์ตัวแรกสำหรับโปรเซสเซอร์ RISC-V ซึ่งรวมเอาชุดทดสอบการตรวจสอบสถาปัตยกรรมที่จำเป็นสำหรับนักพัฒนา RISC-V เพื่อให้การใช้งานฮาร์ดแวร์สอดคล้องกับความคาดหวังของระบบนิเวศซอฟต์แวร์ที่รองรับ RISC-V มีการสนับสนุนแบบเนทีฟสำหรับอินเทอร์เฟซการตรวจสอบ RISC-V มาตรฐานแบบเปิด และใช้วิธีการจำลองแบบ 'เปรียบเทียบขั้นตอนล็อก' สำหรับการตรวจสอบโปรเซสเซอร์ที่ครอบคลุม รวมถึงเหตุการณ์แบบอะซิงโครนัสและการดำเนินการดีบัก
ISA มาตรฐานแบบเปิดของ RISC-V มอบเฟรมเวิร์กสำหรับโปรเซสเซอร์ที่ได้รับการปรับให้เหมาะสมซึ่งมุ่งเป้าไปที่โซลูชันแอปพลิเคชันในรูปแบบใหม่และสร้างสรรค์ นอกจากนี้ ทีมออกแบบยังสามารถใช้ความยืดหยุ่นใหม่ในองค์ประกอบทั้งหมดของโครงการ SoC ด้วยการปรับใช้ที่มุ่งเป้าไปที่การควบคุมภายในและฟังก์ชันการจัดการสำหรับพลังงาน ความปลอดภัย การสื่อสาร และงานอื่นๆ ที่นอกเหนือไปจากขอบเขตของเครื่องจักรสถานะที่จำกัด นอกจากนี้ RISC-V ยังปฏิวัติพื้นที่การออกแบบ HPC ด้วยอาร์เรย์แบบมัลติคอร์ ตัวเร่งความเร็วเวกเตอร์ และไปป์ไลน์ที่ซับซ้อนซึ่งมีซูเปอร์สเกลาร์ นอกคำสั่ง หลายประเด็น และมัลติเธรดของฮาร์ดแวร์ รวมถึงเทคนิคบางส่วนที่นำเสนอในการประชุมทางเทคนิคเมื่อเร็วๆ นี้ .
เสรีภาพในการออกแบบใหม่ของ RISC-V กำลังสร้างฉันทามติที่เพิ่มมากขึ้นในชุมชน SoC ว่าเงื่อนไขการตรวจสอบ RISC-V จะต้องรวมเข้ากับกำหนดการและการวางแผนของ SoC แม้ว่าการตรวจสอบโปรเซสเซอร์อาจไม่ใช่สิ่งใหม่ทั้งหมด แต่ RISC-V นำเสนอการเปลี่ยนแปลงครั้งใหญ่ในความรับผิดชอบในการตรวจสอบ โดยเน้นย้ำถึงความจำเป็นในการตรวจสอบอย่างมีประสิทธิภาพเพื่อให้บรรลุเป้าหมายสำคัญและเป้าหมายด้านเวลาออกสู่ตลาด แผนการตรวจสอบใด ๆ ที่ประสบความสำเร็จสามารถสรุปได้ว่าเป็นสิ่งกระตุ้นคุณภาพสูงเพื่อให้บรรลุเป้าหมายที่ครอบคลุม การจำลอง Synopsys VCS และ ImperasDV นำเสนอการผสานรวมที่ไร้รอยต่อระหว่าง testbench, โปรเซสเซอร์ RTL และโซลูชันการตรวจสอบ ImperasDV ในสภาพแวดล้อม SystemVerilog แบบรวมสำหรับการจำลองแบบ 'เปรียบเทียบระหว่างล็อกสเต็ป' ระหว่าง RTL DUT และโมเดลอ้างอิงโปรเซสเซอร์ Imperas RISC-V ด้วยการผสานรวมแบบใกล้ชิด การแก้ไขจุดบกพร่อง ณ จุดที่เกิดความคลาดเคลื่อนสามารถสำรวจได้อย่างง่ายดายด้วยการเปลี่ยนแบบไร้แรงเสียดทานระหว่าง Verilog RTL และโมเดลอ้างอิง Imperas RISC-V โดยใช้ Synopsys Verdi และ Imperas eGui
Kiran Vittal ผู้อำนวยการอาวุโสของ Partner Alliances Marketing ของ Synopsys EDA Group กล่าวว่า "การนำ RISC-V ไปใช้เพิ่มขึ้นในกลุ่มตลาดสำคัญๆ เนื่องจากทีม SoC สำรวจความยืดหยุ่นของ ISA มาตรฐานแบบเปิดสำหรับโปรเซสเซอร์ที่ได้รับการปรับให้เหมาะสม" “การทำงานร่วมกันของเรากับ Imperas ซึ่งใช้ประโยชน์จากโซลูชันการจำลองและดีบักชั้นนำของ Synopsys ช่วยให้ลูกค้าร่วมกันของเราสามารถระบุความซับซ้อนในการตรวจสอบสำหรับแกนประมวลผล RISC-V และบรรลุการบรรจบกันของพื้นที่ครอบคลุมได้อย่างรวดเร็ว”
“การจำลองเป็นรากฐานที่สนับสนุนทั้งหมด สารกึ่งตัวนำ อุตสาหกรรมเพื่อการออกแบบและการตรวจสอบ” ไซมอน เดวิดมันน์ ซีอีโอของ Imperas Software Ltd. กล่าว “แบบจำลองและการจำลองอ้างอิงของ Imperas เทคโนโลยี มีโครงสร้างสำหรับการบูรณาการอย่างใกล้ชิดภายในสภาพแวดล้อมการจำลองร่วมและการจำลอง ด้วยความร่วมมือล่าสุดกับ Synopsys ลูกค้าร่วมกันของเราสามารถใช้ประโยชน์จากข้อดีทั้งหมดของโซลูชันการตรวจสอบ ImperasDV ด้วยนวัตกรรมขั้นสูงในการจำลองประสิทธิภาพสูงของ Synopsys VCS และแพลตฟอร์มการแก้ไขข้อบกพร่อง Verdi สำหรับโฟลว์ 'เปรียบเทียบขั้นตอนล็อก' ของ SystemVerilog ที่สมบูรณ์พร้อมการแก้ไขจุดบกพร่องที่มีประสิทธิภาพ สำหรับการตรวจสอบ RISC-V”