Imperas Software Ltd heeft een samenwerking met Synopsys, Inc aangekondigd om te voldoen aan de groeiende vraag naar RISC-V-processorverificatie. Door deze samenwerking kunnen wederzijdse klanten hun RISC-V-verificatietaken stroomlijnen met behulp van ImperasDV-verificatieoplossingen en Synopsys' VCS-simulatie en Verdi-foutopsporingstools voor verbeterde efficiëntie om te voldoen aan kritieke time-to-market- en kwaliteitsdoelstellingen. ImperasDV is de eerste commercieel verkrijgbare verificatie-IP voor RISC-V-processors, met architectonische validatietestsuites die essentieel zijn voor RISC-V-ontwikkelaars om hardware-implementaties te bieden die aansluiten bij de verwachtingen van het software-ecosysteem dat RISC-V ondersteunt. Het heeft native ondersteuning voor de open standaard RISC-V Verification Interface en maakt gebruik van een 'lock-step-compare' co-simulatiemethodiek voor uitgebreide processorverificatie, inclusief asynchrone gebeurtenissen en foutopsporingsoperaties.
De RISC-V open standaard ISA levert het raamwerk voor geoptimaliseerde processors gericht op applicatie-oplossingen op nieuwe en creatieve manieren. Ontwerpteams kunnen ook gebruikmaken van de nieuwe flexibiliteit voor alle elementen van een SoC-project met implementaties gericht op interne controle- en beheerfuncties voor stroom, beveiliging, communicatie en andere taken die verder gaan dan de reikwijdte van een machine met beperkte status. RISC-V brengt ook een revolutie teweeg in de HPC-ontwerpruimte met multicore-arrays, vectorversnellers en complexe pijplijnen met superscalar, out-of-order, multi-issue en hardware multithreading, om maar een paar van de technieken te noemen die onlangs op technische conferenties zijn gepresenteerd .
De nieuwe ontwerpvrijheden van RISC-V zorgen voor een groeiende consensus binnen de SoC-gemeenschap dat RISC-V-verificatievoorwaarden moeten worden geïntegreerd in SoC-schema's en planning. Hoewel processorverificatie misschien niet helemaal nieuw is, zorgt RISC-V voor een enorme verschuiving in verificatieverantwoordelijkheid, wat de noodzaak van efficiënte verificatie benadrukt om belangrijke tape-out-mijlpalen en time-to-market-doelen te bereiken. Elk succesvol verificatieplan kan worden samengevat als een hoogwaardige stimulans om de dekkingsdoelstellingen te halen. Synopsys VCS-simulatie en ImperasDV bieden naadloze integratie van testbank-, processor-RTL- en ImperasDV-verificatieoplossingen in een gecombineerde SystemVerilog-omgeving voor 'lock-step-compare' co-simulatie tussen de RTL DUT en het Imperas RISC-V-processorreferentiemodel. Met de nauwe integratie kan de debug op het punt van discrepantie gemakkelijk worden onderzocht met een wrijvingsvrije overgang tussen de Verilog RTL en het Imperas RISC-V-referentiemodel met behulp van Synopsys Verdi en de Imperas eGui.
"De acceptatie van RISC-V groeit in belangrijke marktsegmenten terwijl SoC-teams de flexibiliteit van een open standaard ISA voor geoptimaliseerde processors verkennen", zegt Kiran Vittal, senior director van Partner Alliances Marketing voor Synopsys EDA Group. "Onze samenwerking met Imperas, waarbij gebruik wordt gemaakt van de toonaangevende simulatie- en foutopsporingsoplossingen van Synopsys, stelt onze wederzijdse klanten in staat om verificatiecomplexiteit voor RISC-V-processorcores aan te pakken en snel dekkingsconvergentie te bereiken."
“Simulatie is de basis waarop alle Halfgeleider industrie voor ontwerp en verificatie”, zegt Simon Davidmann, CEO van Imperas Software Ltd. “De Imperas-referentiemodellen en simulatie technologie zijn gestructureerd voor nauwe integratie binnen co-simulatie- en emulatieomgevingen. Met deze nieuwste samenwerking met Synopsys kunnen onze gezamenlijke klanten alle voordelen van de ImperasDV-verificatieoplossingen benutten met de geavanceerde innovaties in de krachtige simulatie van Synopsys VCS en het Verdi-foutopsporingsplatform voor een complete SystemVerilog 'lock-step-compare'-stroom met efficiënte foutopsporing voor RISC-V-verificatie.”