Imperas Software Ltd a annoncé une collaboration avec Synopsys, Inc pour répondre à la demande croissante de vérification de processeur RISC-V. Cette collaboration permet aux clients communs de rationaliser leurs tâches de vérification RISC-V à l'aide des solutions de vérification ImperasDV et des outils de simulation VCS et de débogage Verdi de Synopsys pour une efficacité accrue afin d'atteindre les objectifs critiques de délai de mise sur le marché et de qualité. ImperasDV est la première IP de vérification disponible dans le commerce pour les processeurs RISC-V, incorporant des suites de tests de validation architecturale essentielles pour les développeurs RISC-V afin de fournir des implémentations matérielles conformes aux attentes de l'écosystème logiciel prenant en charge RISC-V. Il prend en charge nativement l'interface de vérification RISC-V standard ouverte et utilise une méthodologie de co-simulation « verrouillage-étape-comparaison » pour une vérification complète du processeur, y compris les événements asynchrones et les opérations de débogage.
La norme ouverte ISA RISC-V fournit le cadre pour les processeurs optimisés destinés aux solutions d'application de manière nouvelle et créative. De plus, les équipes de conception peuvent utiliser la nouvelle flexibilité sur tous les éléments d'un projet SoC avec des implémentations destinées aux fonctions de contrôle interne et de gestion pour l'alimentation, la sécurité, les communications et d'autres tâches dépassant le cadre d'une machine à états limitée. RISC-V révolutionne également l'espace de conception HPC avec des baies multicœurs, des accélérateurs vectoriels et des pipelines complexes avec multithreading superscalaire, hors service, multi-problèmes et matériel, pour ne citer que quelques-unes des techniques présentées lors de conférences techniques récemment .
Les nouvelles libertés de conception de RISC-V produisent un consensus croissant au sein de la communauté SoC sur le fait que les conditions de vérification RISC-V doivent être intégrées dans les calendriers et la planification SoC. Bien que la vérification des processeurs ne soit pas complètement nouvelle, RISC-V traduit un changement massif dans la responsabilité de la vérification, soulignant la nécessité d'une vérification efficace pour atteindre les étapes clés de la bande et les objectifs de mise sur le marché. Tout plan de vérification réussi peut être résumé comme un stimulus de haute qualité pour atteindre les objectifs de couverture. La simulation Synopsys VCS et ImperasDV offrent une intégration transparente des bancs d'essai, des processeurs RTL et des solutions de vérification ImperasDV dans un environnement SystemVerilog combiné pour une co-simulation « verrouillage-étape-comparaison » entre le RTL DUT et le modèle de référence du processeur Imperas RISC-V. Avec l'intégration étroite, le débogage au point de divergence peut être facilement exploré avec une transition sans friction entre le Verilog RTL et le modèle de référence Imperas RISC-V en utilisant Synopsys Verdi et Imperas eGui.
« L'adoption de RISC-V se développe dans des segments de marché clés alors que les équipes SoC explorent la flexibilité d'un ISA standard ouvert pour des processeurs optimisés », a déclaré Kiran Vittal, directeur principal du marketing des alliances partenaires pour le groupe Synopsys EDA. « Notre collaboration avec Imperas, en s'appuyant sur les principales solutions de simulation et de débogage de Synopsys, permet à nos clients communs de résoudre les complexités de vérification des cœurs de processeur RISC-V et d'atteindre rapidement la convergence de la couverture.
« La simulation est le fondement de tous les Semi-conducteurs l'industrie pour la conception et la vérification », a déclaré Simon Davidmann, PDG d'Imperas Software Ltd. « Les modèles de référence et de simulation Imperas sans souci sont structurés pour une intégration étroite dans des environnements de co-simulation et d’émulation. Avec cette dernière collaboration avec Synopsys, nos clients communs peuvent tirer parti de tous les avantages des solutions de vérification ImperasDV avec les innovations avancées de la simulation haute performance Synopsys VCS et de la plateforme de débogage Verdi pour un flux complet de « verrouillage-étape-comparaison » SystemVerilog avec un débogage efficace. pour la vérification RISC-V.