Imperas Software Ltd は、RISC-V プロセッサの検証に対する需要の高まりに応えるため、Synopsys, Inc との提携を発表しました。 このコラボレーションにより、共通の顧客は、ImperasDV 検証ソリューションとシノプシスの VCS シミュレーションおよび Verdi デバッグ ツールを使用して RISC-V 検証タスクを合理化し、市場投入までの時間と品質に関する重要な目標を達成する効率を高めることができます。 ImperasDV は、RISC-V プロセッサ向けの最初の商用検証 IP であり、RISC-V 開発者が RISC-V をサポートするソフトウェア エコシステムの期待に沿ったハードウェア実装を提供するために不可欠なアーキテクチャ検証テスト スイートを組み込んでいます。 オープン スタンダードの RISC-V 検証インターフェイスをネイティブでサポートし、非同期イベントやデバッグ操作を含む包括的なプロセッサ検証のために「ロックステップ比較」協調シミュレーション手法を利用します。
RISC-V オープン スタンダード ISA は、新しく創造的な方法でのアプリケーション ソリューションを目的とした最適化されたプロセッサのフレームワークを提供します。 また、設計チームは、制限されたステート マシンの範囲を超えて、電源、セキュリティ、通信、およびその他のタスクの内部制御および管理機能を目的とした実装を使用して、SoC プロジェクトのすべての要素にわたって新しい柔軟性を採用できます。 RISC-V はまた、マルチコア アレイ、ベクトル アクセラレータ、およびスーパースカラー、アウトオブオーダー、マルチイシュー、ハードウェア マルチスレッディングを特徴とする複雑なパイプラインを使用して、HPC 設計空間に革命をもたらしています。 .
RISC-V の新しい設計の自由度は、RISC-V の検証条件を SoC のスケジュールと計画に統合する必要があるという SoC コミュニティ全体のコンセンサスを生み出しています。 プロセッサの検証はまったく新しいものではないかもしれませんが、RISC-V は検証の責任において大きな変化をもたらし、主要なテープアウトのマイルストーンとタイム トゥ マーケットの目標を達成するための効率的な検証の必要性を強調しています。 成功した検証計画は、対象範囲の目標を達成するための高品質の刺激として要約できます。 シノプシスの VCS シミュレーションと ImperasDV は、RTL DUT と Imperas RISC-V プロセッサ参照モデル間の「ロックステップ比較」協調シミュレーションのために、結合された SystemVerilog 環境で、テストベンチ、プロセッサ RTL、および ImperasDV 検証ソリューションのシームレスな統合を提供します。 緊密な統合により、Synopsys Verdi と Imperas eGui を使用して、Verilog RTL と Imperas RISC-V 参照モデルの間で摩擦のない移行を行い、不一致点でのデバッグを容易に調査できます。
シノプシス EDA グループのパートナー アライアンス マーケティング担当シニア ディレクターである Kiran Vittal は、次のように述べています。 「シノプシスの最先端のシミュレーションおよびデバッグ ソリューションを活用する Imperas とのコラボレーションにより、共通の顧客は RISC-V プロセッサ コアの検証の複雑さに対処し、カバレッジの収束を迅速に達成できます。」
「シミュレーションは、すべてをサポートする基盤です。 半導体 Imperas Software Ltd. の CEO、Simon Davidmann 氏は次のように述べています。「Imperas のリファレンス モデルとシミュレーションは、 テクノロジー 協調シミュレーションおよびエミュレーション環境内で緊密に統合できるように構造化されています。 シノプシスとのこの最新の提携により、当社の共通の顧客は、シノプシス VCS 高性能シミュレーションと Verdi デバッグ プラットフォームの高度なイノベーションを備えた ImperasDV 検証ソリューションのすべての利点を活用して、効率的なデバッグを備えた完全な SystemVerilog の「ロックステップ比較」フローを活用できるようになります。 RISC-V検証用。」