A Imperas Software Ltd anunciou uma colaboração com a Synopsys, Inc para atender à crescente demanda por verificação do processador RISC-V. Essa colaboração permite que clientes mútuos simplifiquem suas tarefas de verificação RISC-V usando soluções de verificação ImperasDV e simulação VCS da Synopsys e ferramentas de depuração Verdi para maior eficiência para cumprir objetivos críticos de tempo de lançamento no mercado e qualidade. ImperasDV é o primeiro IP de verificação disponível comercialmente para processadores RISC-V, incorporando suítes de teste de validação de arquitetura essenciais para desenvolvedores RISC-V para fornecer implementações de hardware que se alinham com as expectativas do ecossistema de software que suporta RISC-V. Ele tem suporte nativo para a interface de verificação RISC-V de padrão aberto e utiliza uma metodologia de co-simulação 'lock-step-compare' para verificação abrangente do processador, incluindo eventos assíncronos e operações de depuração.
O padrão aberto RISC-V ISA oferece a estrutura para processadores otimizados destinados a soluções de aplicativos de maneiras novas e criativas. Além disso, as equipes de design podem empregar a nova flexibilidade em todos os elementos de um projeto SoC com implementações voltadas para controle interno e funções de gerenciamento de energia, segurança, comunicações e outras tarefas além do escopo de uma máquina de estado limitada. O RISC-V também está revolucionando o espaço de design HPC com arrays multicore, aceleradores vetoriais e pipelines complexos apresentando multithreading superescalar, fora de ordem, multiprocesso e hardware, para citar apenas algumas das técnicas apresentadas em conferências técnicas recentemente .
As novas liberdades de design do RISC-V estão produzindo um consenso crescente na comunidade SoC de que as condições de verificação do RISC-V devem ser integradas aos cronogramas e planejamento do SoC. Embora a verificação do processador possa não ser completamente nova, o RISC-V transmite uma grande mudança na responsabilidade de verificação, destacando a necessidade de uma verificação eficiente para atingir os principais marcos de tape-out e as metas de tempo de lançamento no mercado. Qualquer plano de verificação bem-sucedido pode ser resumido como um estímulo de alta qualidade para atingir as metas de cobertura. A simulação Synopsys VCS e ImperasDV oferecem integração perfeita de testbench, processador RTL e soluções de verificação ImperasDV em um ambiente SystemVerilog combinado para co-simulação 'lock-step-compare' entre o RTL DUT e o modelo de referência do processador Imperas RISC-V. Com a integração próxima, a depuração no ponto de discrepância pode ser prontamente explorada com uma transição sem atrito entre o Verilog RTL e o modelo de referência Imperas RISC-V usando o Synopsys Verdi e o Imperas eGui.
“A adoção do RISC-V está crescendo nos principais segmentos de mercado, à medida que as equipes de SoC exploram a flexibilidade de um ISA de padrão aberto para processadores otimizados”, disse Kiran Vittal, diretor sênior de marketing de alianças de parceiros do Synopsys EDA Group. “Nossa colaboração com a Imperas, aproveitando as soluções líderes de simulação e depuração da Synopsys, permite que nossos clientes em comum abordem as complexidades de verificação para os núcleos do processador RISC-V e alcancem rapidamente a convergência de cobertura.”
“A simulação é a base que sustenta todos os Semicondutores indústria para projeto e verificação”, disse Simon Davidmann, CEO da Imperas Software Ltd. “Os modelos de referência e simulação da Imperas tecnologia são estruturados para integração estreita em ambientes de co-simulação e emulação. Com esta mais recente colaboração com a Synopsys, nossos clientes mútuos podem aproveitar todas as vantagens das soluções de verificação ImperasDV com as inovações avançadas na simulação de alto desempenho Synopsys VCS e na plataforma de depuração Verdi para um fluxo completo de 'lock-step-compare' do SystemVerilog com depuração eficiente para verificação RISC-V.”