Imperas Software Ltd הודיעה על שיתוף פעולה עם Synopsys, Inc כדי לענות על הדרישה הגוברת לאימות מעבדי RISC-V. שיתוף הפעולה הזה מאפשר ללקוחות הדדיים לייעל את משימות האימות שלהם ב-RISC-V באמצעות פתרונות אימות של ImperasDV וכלי סימולציית VCS וכלי ניפוי באגים Verdi של Synopsys לשיפור היעילות כדי להגשים יעדי זמן-לשוק ואיכות קריטיים. ImperasDV הוא IP האימות הראשון הזמין מסחרית עבור מעבדי RISC-V, המשלב חבילות בדיקות אימות ארכיטקטוניות חיוניות עבור מפתחי RISC-V כדי לספק הטמעות חומרה המתאימות לציפיות של מערכת הסביבה התוכנה התומכת ב-RISC-V. יש לו תמיכה מקורית עבור ממשק האימות הסטנדרטי הפתוח RISC-V ומשתמש במתודולוגיית סימולציה משותפת של 'נעילת-שלבים-השוואה' לאימות מעבד מקיף, כולל אירועים אסינכרוניים ופעולות ניפוי באגים.
התקן הפתוח RISC-V ISA מספק את המסגרת למעבדים אופטימליים המכוונים לפתרונות יישומים בדרכים חדשות ויצירתיות. כמו כן, צוותי תכנון יכולים להפעיל את הגמישות החדשה בכל המרכיבים של פרויקט SoC עם יישומים המכוונים לפונקציות בקרה פנימית וניהול עבור כוח, אבטחה, תקשורת ומשימות אחרות מעבר להיקף של מכונת מדינה מוגבלת. RISC-V גם מחולל מהפכה בתחום התכנון של HPC עם מערכים מרובים ליבות, מאיצי וקטור וצינורות מורכבים הכוללים ריבוי-השרשורים על-סקלאריים, לא-בסדר, ריבוי נושאים וחומרה, כדי לציין רק כמה מהטכניקות שנמסרו בכנסים טכניים לאחרונה. .
חירויות העיצוב החדשות של RISC-V מייצרות הסכמה גוברת בקהילת SoC לפיה יש לשלב את תנאי האימות של RISC-V בלוחות הזמנים ובתכנון של SoC. אמנם אימות מעבד אינו חדש לחלוטין, אך RISC-V מעביר שינוי עצום באחריות האימות, ומדגיש את הצורך באימות יעיל כדי להשיג אבני דרך מרכזיות ב-Tape-out ויעדי זמן לשוק. ניתן לסכם כל תוכנית אימות מוצלחת כגירוי איכותי להשגת יעדי הכיסוי. סימולציית VCS של Synopsys ו-ImperasDV מציעים אינטגרציה חלקה של פתרונות אימות מעבד RTL ו-ImperasDV בסביבת SystemVerilog משולבת לסימולציה משותפת של 'נעילת-שלבים-השוואה' בין ה-RTL DUT לבין מודל ההתייחסות למעבד Imperas RISC-V. עם האינטגרציה ההדוקה, ניתן לחקור בקלות את ניפוי הבאגים בנקודת אי התאמה עם מעבר נטול חיכוכים בין Verilog RTL למודל ההתייחסות של Imperas RISC-V באמצעות Synopsys Verdi ו- Imperas eGui.
"אימוץ RISC-V צומח על פני פלחי שוק מרכזיים כאשר צוותי SoC בוחנים את הגמישות של תקן ISA פתוח עבור מעבדים מותאמים", אמר קירן ויטל, מנהל בכיר של Partner Alliances Marketing עבור Synopsys EDA Group. "שיתוף הפעולה שלנו עם Imperas, הממנף את פתרונות הסימולציה והניפוי המובילים של Synopsys, מאפשר ללקוחותינו המשותפים לטפל במורכבות אימות עבור ליבות מעבד RISC-V ולהשיג במהירות התכנסות כיסוי."
"הסימולציה היא הבסיס התומך בכל סמיקונדקטור תעשיה לתכנון ואימות", אמר סימון דוידמן, מנכ"ל אימפרס תוכנה בע"מ. "דגמי הייחוס והסימולציה של Imperas טֶכנוֹלוֹגִיָה בנויים לאינטגרציה הדוקה בתוך סביבות הדמייה משותפות ואמולציה. עם שיתוף הפעולה האחרון הזה עם Synopsys, הלקוחות המשותפים שלנו יכולים למנף את כל היתרונות של פתרונות האימות של ImperasDV עם החידושים המתקדמים בסימולציית Synopsys VCS בעלת ביצועים גבוהים ופלטפורמת ניפוי באגים של Verdi עבור זרימת 'נעילת-שלב-השוואה' מלאה של SystemVerilog עם ניפוי באגים יעיל לאימות RISC-V."