Imperas Software Ltd đã công bố hợp tác với Synopsys, Inc để đáp ứng nhu cầu ngày càng tăng về xác minh bộ xử lý RISC-V. Sự hợp tác này cho phép các khách hàng chung hợp lý hóa các nhiệm vụ xác minh RISC-V của họ bằng cách sử dụng các giải pháp xác minh ImperasDV và các công cụ gỡ lỗi Verdi và mô phỏng VCS của Synopsys để nâng cao hiệu quả nhằm đáp ứng các mục tiêu chất lượng và thời gian đưa ra thị trường quan trọng. ImperasDV là IP xác minh thương mại đầu tiên dành cho bộ xử lý RISC-V, kết hợp bộ kiểm tra xác thực kiến trúc cần thiết cho các nhà phát triển RISC-V để cung cấp triển khai phần cứng phù hợp với kỳ vọng của hệ sinh thái phần mềm hỗ trợ RISC-V. Nó có hỗ trợ riêng cho Giao diện xác minh RISC-V tiêu chuẩn mở và sử dụng phương pháp đồng mô phỏng 'khóa-bước-so sánh' để xác minh bộ xử lý toàn diện, bao gồm các sự kiện không đồng bộ và hoạt động gỡ lỗi.
ISA tiêu chuẩn mở RISC-V cung cấp khuôn khổ cho các bộ xử lý được tối ưu hóa nhằm vào các giải pháp ứng dụng theo những cách mới và sáng tạo. Ngoài ra, các nhóm thiết kế có thể sử dụng tính linh hoạt mới trên tất cả các yếu tố của dự án SoC với các triển khai nhằm vào các chức năng quản lý và kiểm soát nội bộ đối với nguồn điện, bảo mật, liên lạc và các nhiệm vụ khác ngoài phạm vi của một máy trạng thái hạn chế. RISC-V cũng đang cách mạng hóa không gian thiết kế HPC với các mảng đa lõi, bộ gia tốc vectơ và các đường ống phức hợp có siêu vô hướng, không theo thứ tự, đa vấn đề và đa luồng phần cứng, chỉ kể tên một số kỹ thuật được trình bày tại các hội nghị kỹ thuật gần đây .
Quyền tự do thiết kế mới của RISC-V đang tạo ra sự đồng thuận ngày càng tăng trong cộng đồng SoC rằng các điều kiện xác minh RISC-V phải được tích hợp vào lịch trình và kế hoạch của SoC. Mặc dù việc xác minh bộ xử lý có thể không hoàn toàn mới, nhưng RISC-V chuyển tải một sự thay đổi lớn về trách nhiệm xác minh, làm nổi bật nhu cầu xác minh hiệu quả để hoàn thành các mốc quan trọng về băng từ và các mục tiêu về thời gian đưa ra thị trường. Bất kỳ kế hoạch xác minh thành công nào cũng có thể được tóm tắt là một biện pháp kích thích chất lượng cao để đạt được các mục tiêu về phạm vi bảo hiểm. Mô phỏng Synopsys VCS và ImperasDV cung cấp khả năng tích hợp liền mạch testbench, bộ xử lý RTL và các giải pháp xác minh ImperasDV trong môi trường SystemVerilog kết hợp để mô phỏng đồng mô phỏng 'lock-step-so sánh' giữa RTL DUT và mô hình tham chiếu bộ xử lý Imperas RISC-V. Với sự tích hợp chặt chẽ, việc gỡ lỗi tại điểm khác biệt có thể dễ dàng được khám phá bằng quá trình chuyển đổi không ma sát giữa Verilog RTL và mô hình tham chiếu Imperas RISC-V bằng Synopsys Verdi và Imperas eGui.
Kiran Vittal, giám đốc cấp cao của Partner Alliances Marketing cho Synopsys EDA Group cho biết: “Việc áp dụng RISC-V đang phát triển trên các phân khúc thị trường chính khi các nhóm SoC khám phá tính linh hoạt của một ISA tiêu chuẩn mở cho các bộ xử lý được tối ưu hóa. “Sự hợp tác của chúng tôi với Imperas, tận dụng các giải pháp gỡ lỗi và mô phỏng hàng đầu của Synopsys, cho phép các khách hàng chung của chúng tôi giải quyết các vấn đề phức tạp về xác minh đối với lõi bộ xử lý RISC-V và nhanh chóng đạt được sự hội tụ về phạm vi phủ sóng.”
“Mô phỏng là nền tảng hỗ trợ tất cả các Semiconductor Simon Davidmann, Giám đốc điều hành của Imperas Software Ltd. cho biết: “Các mô hình tham chiếu và mô phỏng của Imperas công nghệ được cấu trúc để tích hợp chặt chẽ trong môi trường đồng mô phỏng và mô phỏng. Với sự hợp tác mới nhất này với Synopsys, các khách hàng chung của chúng ta có thể tận dụng tất cả lợi thế của các giải pháp xác minh ImperasDV với những cải tiến nâng cao trong nền tảng mô phỏng hiệu suất cao Synopsys VCS và nền tảng gỡ lỗi Verdi cho luồng 'so sánh từng bước khóa' SystemVerilog hoàn chỉnh với tính năng gỡ lỗi hiệu quả để xác minh RISC-V.”