Imperas Software Ltd ha anunciado una colaboración con Synopsys, Inc para satisfacer la creciente demanda de verificación de procesadores RISC-V. Esta colaboración permite a los clientes mutuos agilizar sus tareas de verificación de RISC-V utilizando las soluciones de verificación de ImperasDV y las herramientas de depuración de Verdi y simulación VCS de Synopsys para mejorar la eficiencia y cumplir con los objetivos críticos de tiempo de comercialización y calidad. ImperasDV es la primera IP de verificación disponible comercialmente para procesadores RISC-V, que incorpora suites de prueba de validación arquitectónica esenciales para que los desarrolladores de RISC-V proporcionen implementaciones de hardware que se alineen con las expectativas del ecosistema de software que admite RISC-V. Tiene soporte nativo para la interfaz de verificación RISC-V de estándar abierto y utiliza una metodología de co-simulación de 'comparación de paso de bloqueo' para una verificación integral del procesador, incluidos eventos asíncronos y operaciones de depuración.
El estándar abierto RISC-V ISA ofrece el marco para procesadores optimizados destinados a soluciones de aplicaciones de formas nuevas y creativas. Además, los equipos de diseño pueden emplear la nueva flexibilidad en todos los elementos de un proyecto SoC con implementaciones destinadas a funciones de gestión y control interno para energía, seguridad, comunicaciones y otras tareas más allá del alcance de una máquina de estado limitada. RISC-V también está revolucionando el espacio de diseño de HPC con arreglos multinúcleo, aceleradores vectoriales y canalizaciones complejas que incluyen superescalar, fuera de servicio, multiproblema y subprocesos múltiples de hardware, por nombrar solo algunas de las técnicas presentadas en conferencias técnicas recientemente. .
Las nuevas libertades de diseño de RISC-V están produciendo un consenso cada vez mayor en la comunidad de SoC de que las condiciones de verificación de RISC-V deben integrarse en los cronogramas y la planificación de SoC. Si bien la verificación del procesador puede no ser completamente nueva, RISC-V transmite un cambio masivo en la responsabilidad de verificación, destacando la necesidad de una verificación eficiente para lograr hitos clave de cinta y objetivos de tiempo de comercialización. Cualquier plan de verificación exitoso se puede resumir como un estímulo de alta calidad para alcanzar los objetivos de cobertura. La simulación VCS de Synopsys e ImperasDV ofrecen una integración perfecta de soluciones de verificación de banco de pruebas, procesador RTL e ImperasDV en un entorno SystemVerilog combinado para la cosimulación 'comparación paso a paso' entre el RTL DUT y el modelo de referencia del procesador Imperas RISC-V. Con la estrecha integración, la depuración en el punto de discrepancia se puede explorar fácilmente con una transición sin fricciones entre Verilog RTL y el modelo de referencia Imperas RISC-V utilizando Synopsys Verdi e Imperas eGui.
“La adopción de RISC-V está creciendo en segmentos clave del mercado a medida que los equipos de SoC exploran la flexibilidad de un estándar abierto ISA para procesadores optimizados”, dijo Kiran Vittal, director senior de Partner Alliances Marketing para Synopsys EDA Group. “Nuestra colaboración con Imperas, aprovechando las soluciones líderes de simulación y depuración de Synopsys, permite a nuestros clientes mutuos abordar las complejidades de verificación de los núcleos de procesador RISC-V y lograr rápidamente la convergencia de cobertura”.
“La simulación es la base que sustenta todos los Semiconductores industria para el diseño y la verificación", dijo Simon Davidmann, director ejecutivo de Imperas Software Ltd. "Los modelos de referencia y simulación de Imperas la tecnología están estructurados para una estrecha integración dentro de entornos de co-simulación y emulación. Con esta última colaboración con Synopsys, nuestros clientes mutuos pueden aprovechar todas las ventajas de las soluciones de verificación ImperasDV con las innovaciones avanzadas en la simulación de alto rendimiento Synopsys VCS y la plataforma de depuración Verdi para un flujo completo de 'bloqueo-paso-comparación' de SystemVerilog con depuración eficiente. para la verificación RISC-V ".