Imperas Software Ltd ha annunciato una collaborazione con Synopsys, Inc per soddisfare la crescente domanda di verifica del processore RISC-V. Questa collaborazione consente ai clienti comuni di semplificare le proprie attività di verifica RISC-V utilizzando le soluzioni di verifica ImperasDV e la simulazione VCS di Synopsys e gli strumenti di debug Verdi per una maggiore efficienza per soddisfare gli obiettivi critici di time-to-market e qualità. ImperasDV è il primo IP di verifica disponibile in commercio per i processori RISC-V, che incorpora suite di test di convalida dell'architettura essenziali per gli sviluppatori RISC-V per fornire implementazioni hardware in linea con le aspettative dell'ecosistema software che supporta RISC-V. Dispone del supporto nativo per l'interfaccia di verifica RISC-V standard aperta e utilizza una metodologia di co-simulazione "lock-step-compare" per una verifica completa del processore, inclusi eventi asincroni e operazioni di debug.
Lo standard aperto ISA RISC-V fornisce il framework per processori ottimizzati mirati a soluzioni applicative in modi nuovi e creativi. Inoltre, i team di progettazione possono utilizzare la nuova flessibilità in tutti gli elementi di un progetto SoC con implementazioni mirate al controllo interno e alle funzioni di gestione per alimentazione, sicurezza, comunicazioni e altre attività oltre l'ambito di una macchina a stati limitati. RISC-V sta anche rivoluzionando lo spazio di progettazione HPC con array multicore, acceleratori vettoriali e pipeline complesse con multithreading superscalare, fuori servizio, multi-problema e hardware, per citare solo alcune delle tecniche fornite di recente alle conferenze tecniche .
Le nuove libertà di progettazione di RISC-V stanno producendo un consenso crescente nella comunità SoC sul fatto che le condizioni di verifica RISC-V debbano essere integrate nelle pianificazioni e nella pianificazione del SoC. Anche se la verifica del processore potrebbe non essere completamente nuova, RISC-V comporta un enorme cambiamento nella responsabilità della verifica, evidenziando la necessità di una verifica efficiente per raggiungere i traguardi chiave del tape-out e gli obiettivi di time-to-market. Qualsiasi piano di verifica di successo può essere riassunto come uno stimolo di alta qualità per raggiungere gli obiettivi di copertura. La simulazione Synopsys VCS e ImperasDV offrono una perfetta integrazione di testbench, processore RTL e soluzioni di verifica ImperasDV in un ambiente SystemVerilog combinato per la co-simulazione "lock-step-confront" tra RTL DUT e il modello di riferimento del processore Imperas RISC-V. Con la stretta integrazione, il debug nel punto di discrepanza può essere facilmente esplorato con una transizione senza attriti tra Verilog RTL e il modello di riferimento Imperas RISC-V utilizzando Synopsys Verdi e Imperas eGui.
"L'adozione di RISC-V sta crescendo in segmenti di mercato chiave mentre i team SoC esplorano la flessibilità di un ISA standard aperto per processori ottimizzati", ha affermato Kiran Vittal, direttore senior del marketing delle alleanze dei partner per Synopsys EDA Group. "La nostra collaborazione con Imperas, sfruttando le principali soluzioni di simulazione e debug di Synopsys, consente ai nostri clienti comuni di affrontare le complessità di verifica per i core del processore RISC-V e raggiungere rapidamente la convergenza della copertura".
“La simulazione è la base che sostiene tutto il Semiconduttore industriale per la progettazione e la verifica", ha affermato Simon Davidmann, CEO di Imperas Software Ltd. "I modelli di riferimento e la simulazione di Imperas la tecnologia sono strutturati per una stretta integrazione all'interno di ambienti di co-simulazione ed emulazione. Con quest'ultima collaborazione con Synopsys, i nostri comuni clienti possono sfruttare tutti i vantaggi delle soluzioni di verifica ImperasDV con le innovazioni avanzate nella simulazione ad alte prestazioni Synopsys VCS e nella piattaforma di debug Verdi per un flusso completo di "blocco-passo-confronto" SystemVerilog con debug efficiente per la verifica RISC-V."