Imperas Software Ltd telah mengumumkan kolaborasi dengan Synopsys, Inc untuk memenuhi permintaan verifikasi prosesor RISC-V yang terus meningkat. Kolaborasi ini memungkinkan pelanggan bersama untuk merampingkan tugas verifikasi RISC-V mereka menggunakan solusi verifikasi ImperasDV dan simulasi VCS Synopsys dan alat debug Verdi untuk meningkatkan efisiensi guna memenuhi sasaran waktu-ke-pasar dan kualitas yang kritis. ImperasDV adalah IP verifikasi pertama yang tersedia secara komersial untuk prosesor RISC-V, menggabungkan rangkaian uji validasi arsitektur yang penting bagi pengembang RISC-V untuk menyediakan implementasi perangkat keras yang sejalan dengan ekspektasi ekosistem perangkat lunak yang mendukung RISC-V. Ini memiliki dukungan asli untuk Antarmuka Verifikasi RISC-V standar terbuka dan menggunakan metodologi simulasi bersama 'lock-step-compare' untuk verifikasi prosesor yang komprehensif, termasuk kejadian asinkron dan operasi debug.
ISA standar terbuka RISC-V menghadirkan kerangka kerja untuk prosesor yang dioptimalkan yang ditujukan untuk solusi aplikasi dengan cara baru dan kreatif. Selain itu, tim desain dapat menerapkan fleksibilitas baru di semua elemen proyek SoC dengan implementasi yang ditujukan untuk kontrol internal dan fungsi manajemen untuk daya, keamanan, komunikasi, dan tugas lain lebih jauh dari cakupan mesin keadaan terbatas. RISC-V juga merevolusi ruang desain HPC dengan array multicore, akselerator vektor, dan jaringan pipa kompleks yang menampilkan multithreading superscalar, out-of-order, multi-masalah, dan perangkat keras, untuk menyebutkan beberapa teknik yang disampaikan pada konferensi teknis baru-baru ini .
Kebebasan desain baru RISC-V menghasilkan konsensus yang berkembang di seluruh komunitas SoC bahwa kondisi verifikasi RISC-V harus diintegrasikan ke dalam jadwal dan perencanaan SoC. Sementara verifikasi prosesor mungkin tidak sepenuhnya baru, RISC-V menyampaikan perubahan besar dalam tanggung jawab verifikasi, menyoroti perlunya verifikasi yang efisien untuk mencapai tonggak utama tape-out dan target time-to-market. Setiap rencana verifikasi yang berhasil dapat diringkas sebagai stimulus berkualitas tinggi untuk mencapai target cakupan. Synopsys VCS simulasi dan ImperasDV menawarkan integrasi testbench, prosesor RTL, dan solusi verifikasi ImperasDV dalam lingkungan SystemVerilog gabungan untuk 'lock-langkah-membandingkan' co-simulasi antara DUT RTL dan model referensi prosesor RISC-V Imperas. Dengan integrasi yang erat, debug pada titik perbedaan dapat dengan mudah dieksplorasi dengan transisi bebas gesekan antara Verilog RTL dan model referensi RISC-V Imperas menggunakan Synopsys Verdi dan Imperas eGui.
“Adopsi RISC-V tumbuh di seluruh segmen pasar utama karena tim SoC mengeksplorasi fleksibilitas ISA standar terbuka untuk prosesor yang dioptimalkan,” kata Kiran Vittal, direktur senior Pemasaran Aliansi Mitra untuk Synopsys EDA Group. “Kolaborasi kami dengan Imperas, memanfaatkan solusi simulasi dan debug Synopsys yang terkemuka, memungkinkan pelanggan bersama kami untuk mengatasi kompleksitas verifikasi untuk inti prosesor RISC-V dan dengan cepat mencapai konvergensi cakupan.”
“Simulasi adalah fondasi yang mendukung semua itu Semikonduktor industri untuk desain dan verifikasi,” kata Simon Davidmann, CEO di Imperas Software Ltd. “Model referensi dan simulasi Imperas teknologi disusun untuk integrasi erat dalam lingkungan simulasi dan emulasi. Dengan kolaborasi terbaru dengan Synopsys, pelanggan bersama kami dapat memanfaatkan semua keunggulan solusi verifikasi ImperasDV dengan inovasi canggih dalam simulasi kinerja tinggi Synopsys VCS dan platform debug Verdi untuk alur 'lock-step-compare' SystemVerilog yang lengkap dengan debug yang efisien untuk verifikasi RISC-V.”