Imperas Software Ltd cooperationem cum Synopsis denuntiavit, Inc ut postulationem crescentem adimpleret pro verificationis processus RISC-V. Haec collaboratio mutuas clientes concedit ut suas RISC-V operas verificationis permittant ut solutiones verificationis ImperasDV et Synopsys' VCS simulationis et Verdi debug instrumenta ad augendam efficientiam ad implendum tempus criticum-ad mercatum et qualitatem proposita. ImperasDV est primum commercium available verificationis IP pro processoribus RISC-V, convalidationis architecturae incorporandi consentaneas testium necessarias ad RISC-V tincidunt ad providendum ferramenta quae align cum exspectatione programmatis ecosystem sustinentis RISC-V. Patria subsidia pro signo aperto RISC-V Verificationis interface habet et utitur co- simulatione methodologiae methodologiae processus verificationis comprehensivae, inter res asynchronas et operationes debug.
Vexillum RISC-V apertum ISA compagem tradit pro processuum optimizedium quae ad applicationes solutiones in novis et creandis modis intendebant. Partes quoque designatae possunt novam flexibilitatem per omnia elementa propositi SoC adhiberi cum exsecutionibus quae ad imperium internum et administrationem pertinent functiones potentiae, securitatis, communicationis et aliorum operum amplius quam ambitum machinae publicae determinatae. RISC-V etiam spatium HPC designans cum multicore vestimentis, vectoris acceleratoribus, et implicatis fistularum plumarum superscalaribus, extra ordinem, multi- bustum, multi- lis, et multithreading omissis, nominare paucas technicae artis in colloquiis technicis nuper traditis. .
Novo consilio libertatum RISC-V augent consensum crescentem per communitatem SoC, quae RISC-V condiciones verificationis in cedulas SoC et consilio integrandas esse debent. Dum processus verificationis omnino novus esse non potest, RISC-V magnam mutationem in responsalitate verificationis importat, necessitatem efficientis verificationis ad faciendum clavem taeniola miliaria et tempus ad scuta mercatus. Quodlibet bonum verificationis consilium comprehendi potest ut summus qualitas stimuli ad scuta coverage consequenda. Synopsis VCS simulationis et ImperasDV inconsutilem integrationem testbench, processus RTL, et ImperasDV solutiones verificationis in compositione systemVerilog ambitus praebent, co-simulationem inter RTL DUT et Imperas RISC-V referentis exemplar. Cum arta integratione, debug in puncto discrepantiae facile explorari potest cum frictione libero transitus inter Verilog RTL et Imperas RISC-V referentis exemplar adhibitis Synopsis Verdi et Imperas eGui.
"RISC-V adoptatio crescit trans segmenta fori clavis ut SoC iugis explorare flexibilitatem vexillum aperti ISA pro processoribus optimized" Kiran Vittal dixit, senior director Socius Societas Marketing pro Synopsis EDA Group. "Nostra collaboratio cum Imperas, synopsis, leveraging' ducens simulationem et solutiones debug, dat mutuas clientes nostros alloqui verificationis complexitates pro RISC-V processus coros et celeriter concursum coverage consequi."
"Simulatio est fundamentum omnium supportantium" Gallium industriam pro consilio et verificatione", dixit Simon Davidmann, CEO apud Imperas Software Ltd. "Imperator exempla et simulationem referentia. Technology exstructae sunt ad arctam integrationem intra ambitus co-simulationis et aemulationis. Cum hac recentissima cooperatione cum Synopsis, clientes nostri mutua omnia commoda ImperasDV verificationis solvendas possunt cum provectis innovationibus in Synopsis VCS summus perficientur simulatione et Verdi debug suggestum ad systema-verilogum 'lock-step-comparandum' fluxum cum lusione efficiente. pro RISC-V verificationis. "