Imperas Software Ltd hat eine Zusammenarbeit mit Synopsys, Inc angekündigt, um der wachsenden Nachfrage nach RISC-V-Prozessorverifizierung nachzukommen. Diese Zusammenarbeit ermöglicht es gemeinsamen Kunden, ihre RISC-V-Verifizierungsaufgaben mit den Verifizierungslösungen von ImperasDV und den VCS-Simulations- und Verdi-Debug-Tools von Synopsys zu rationalisieren, um die Effizienz zu steigern und kritische Time-to-Market- und Qualitätsziele zu erreichen. ImperasDV ist das erste im Handel erhältliche Verifizierungs-IP für RISC-V-Prozessoren, das Architekturvalidierungstestsuiten enthält, die für RISC-V-Entwickler unerlässlich sind, um Hardwareimplementierungen bereitzustellen, die den Erwartungen des Software-Ökosystems entsprechen, das RISC-V unterstützt. Es bietet native Unterstützung für die offene Standard-RISC-V-Verifizierungsschnittstelle und verwendet eine „Lock-Step-Compare“-Co-Simulationsmethodik für eine umfassende Prozessorverifizierung, einschließlich asynchroner Ereignisse und Debug-Operationen.
Der offene RISC-V-Standard ISA liefert das Framework für optimierte Prozessoren, die auf neue und kreative Weise auf Anwendungslösungen abzielen. Außerdem können Designteams die neue Flexibilität für alle Elemente eines SoC-Projekts mit Implementierungen nutzen, die auf interne Kontroll- und Verwaltungsfunktionen für Stromversorgung, Sicherheit, Kommunikation und andere Aufgaben abzielen, die über den Umfang einer begrenzten Zustandsmaschine hinausgehen. RISC-V revolutioniert auch den HPC-Designbereich mit Multicore-Arrays, Vektorbeschleunigern und komplexen Pipelines mit superskalarem, Out-of-Order-, Multi-Issuing- und Hardware-Multithreading, um nur einige der Techniken zu nennen, die kürzlich auf technischen Konferenzen vorgestellt wurden .
Die neuen Gestaltungsfreiheiten von RISC-V führen zu einem wachsenden Konsens in der SoC-Community, dass die RISC-V-Verifizierungsbedingungen in die SoC-Zeitpläne und -Planung integriert werden müssen. Obwohl die Prozessorverifizierung nicht ganz neu ist, vermittelt RISC-V eine massive Verschiebung der Verifizierungsverantwortung und unterstreicht die Notwendigkeit einer effizienten Verifizierung, um wichtige Tape-out-Meilensteine und Time-to-Market-Ziele zu erreichen. Jeder erfolgreiche Verifizierungsplan kann als qualitativ hochwertiger Anreiz zur Erreichung der Versorgungsziele zusammengefasst werden. Die Synopsys VCS-Simulation und ImperasDV bieten eine nahtlose Integration von Testbench-, Prozessor-RTL- und ImperasDV-Verifikationslösungen in einer kombinierten SystemVerilog-Umgebung für eine „Lock-Step-Compare“-Co-Simulation zwischen dem RTL-DUT und dem Imperas RISC-V-Prozessor-Referenzmodell. Durch die enge Integration kann die Fehlerbehebung am Punkt der Diskrepanz mit einem reibungslosen Übergang zwischen Verilog RTL und dem Imperas RISC-V-Referenzmodell mit Synopsys Verdi und dem Imperas eGui problemlos untersucht werden.
„Die Einführung von RISC-V nimmt in allen wichtigen Marktsegmenten zu, da SoC-Teams die Flexibilität einer offenen Standard-ISA für optimierte Prozessoren erkunden“, sagte Kiran Vittal, Senior Director of Partner Alliances Marketing bei der Synopsys EDA Group. „Unsere Zusammenarbeit mit Imperas, die die führenden Simulations- und Debug-Lösungen von Synopsys nutzt, ermöglicht es unseren gemeinsamen Kunden, die Verifizierungskomplexitäten für RISC-V-Prozessorkerne zu bewältigen und schnell eine Konvergenz der Abdeckung zu erreichen.“
„Simulation ist die Grundlage für all das Halbleiter Industrie für Design und Verifizierung“, sagte Simon Davidmann, CEO von Imperas Software Ltd. „Die Referenzmodelle und Simulationen von Imperas Technologie sind für eine enge Integration in Co-Simulations- und Emulationsumgebungen strukturiert. Durch diese neueste Zusammenarbeit mit Synopsys können unsere gemeinsamen Kunden alle Vorteile der ImperasDV-Verifizierungslösungen mit den fortschrittlichen Innovationen der Synopsys VCS-Hochleistungssimulation und der Verdi-Debug-Plattform für einen vollständigen SystemVerilog-„Lock-Step-Compare“-Ablauf mit effizientem Debuggen nutzen zur RISC-V-Verifizierung.“