"Derzeit wird bei der frühzeitigen Brandüberwachung und Alarmierung von Gebäuden noch das kabelgebundene Netzwerk verwendet. Die Leitungen sind im gesamten Gebäude verstreut und die anfänglichen Installationskosten sind hoch. Gleichzeitig ist die Leitung selbst auch eine große Brandgefahr. Daher entstand ein neuer Typ eines drahtlosen Brandüberwachungssystems, das bequem und schnell zu installieren ist, und seine Kosten sind niedriger und es hat einen größeren Anwendungsraum. Der Mikrocontroller ist eine der Kernkomponenten des Brandmeldesystems. Allzweck-Mikroprozessoren und -Mikrocontroller können die Anforderungen an den geringen Stromverbrauch und die geringen Kosten des Node-Master-Chips im drahtlosen Brandüberwachungssystem nicht erfüllen.
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Derzeit wird bei der frühzeitigen Brandüberwachung und Alarmierung von Gebäuden noch das kabelgebundene Netzwerk verwendet. Die Leitungen sind im gesamten Gebäude verstreut und die anfänglichen Installationskosten sind hoch. Gleichzeitig ist die Leitung selbst auch eine große Brandgefahr. Daher entstand ein neuer Typ eines drahtlosen Brandüberwachungssystems, das bequem und schnell zu installieren ist, und seine Kosten sind niedriger und es hat einen größeren Anwendungsraum. Der Mikrocontroller ist eine der Kernkomponenten des Brandmeldesystems. Allzweck-Mikroprozessoren und -Mikrocontroller können die Anforderungen an den geringen Stromverbrauch und die geringen Kosten des Node-Master-Chips im drahtlosen Brandüberwachungssystem nicht erfüllen.
Um den Kern zu beherrschen Technologie des drahtlosen Brandüberwachungssystems, die Einrichtung einer Software- und Hardwareplattform mit unabhängigen Rechten an geistigem Eigentum und die Förderung der Entwicklung des drahtlosen Brandüberwachungssystems meines Landes. Es ist notwendig, einen Mikroprozessor für das drahtlose Brandüberwachungssystem zu entwickeln. In diesem Artikel wurde der physische Entwurf eines Mikrocontroller-Chips für das Brandmeldesystem abgeschlossen.
1 SW-A-Chiparchitektur
Der SW-A-Chip ist ein dedizierter digital-analoger Hybrid-Controller-Chip für ein drahtloses Brandmeldesystem basierend auf ARM Cortex-M0. Der Bus verwendet eine AMBA AHB- und APB-Dual-Bus-Architektur. Die Betriebsfrequenz kann bis zu 50 MHz erreichen und unterstützt mehrere Ebenen. Interne Frequenzteilung, kann im Standby-Modus auch mit einer sehr niedrigen Frequenz betrieben werden; integriert eine hohe Abtastrate 12-Bit-sukzessive Approximation 8-Kanal-ADC, der sequentiell von 8 Sensoren (wie Temperatur) scannen kann Sensor, Rauchsensor, Lichtintensitätssensor, etc.) ) Das Signal wird direkt abgetastet, umgewandelt und gespeichert. Das Haupterkennungsprogramm kann die dem Zielsensor entsprechenden abgetasteten Daten zur Verarbeitung lesen und bestimmen, ob ein Feuer aufgetreten ist.
Eingebauter 18 KBSRAM, der flexibel als FLASH und RAM genutzt werden kann, um Brandüberwachung und Speicherung einfacher Verarbeitungsvorgänge zu erfüllen. Es unterstützt ISP (In-System Programming)-Betrieb und IAP (In-Application Programming)-Betrieb, was nicht nur für die Aktualisierung und Aufrüstung des Hauptbrandüberwachungsprogramms, sondern auch für die Softwareoptimierung geeignet ist. Die Schnittstelle umfasst eine UART-Schnittstelle nach Industriestandard, eine SSI-Kommunikationsschnittstelle (unterstützt das SPI-, MicroWire- und SSI-Protokoll) und 3 Gruppen (6 Kanäle) PWM. Die reichhaltigen Schnittstellen und Funktionsmodule verleihen diesem Chip ein großes Potenzial zur Funktionserweiterung.
2 Physisches Design des SW-A-Chips
2.1 Der angenommene physische Designprozess
Das physikalische Design des SW-A-Chips erfolgt mit Hilfe des EDA-Tools von Synopsys IC Compiler, der den typischen Designprozess von IC Compiler verwendet. Basierend auf dem TSMC (TSMC) 180-nm-CMOS-Prozess. Nachdem das physische Design fertig ist (Entwurf der Logikbibliothek, Einrichten der physischen Bibliothek, Einrichten der TLU-Plus-bezogenen Dateien und Festlegen der Netzliste auf Lesegateebene und der Standardverzögerungsbeschränkungen), können Sie mit dem physischen Design beginnen und das Design abschließen Planung (Designplanning), Platzierung, Taktbaum-Synthese, Routing und Chip-Finish.
2.2 Konstruktionsplanung
Die Designplanung ist ein sehr wichtiger Schritt beim physischen Design des Chips; es umfasst hauptsächlich Floorplan und Powerplant.
Unter normalen Umständen müssen Designer vor dem Start des Layouts oft viel Zeit mit dem Grundriss und dem Powerplan verbringen. Die Qualität des Designplans bestimmt direkt den Stromverbrauch des Chips, die Überlastung von Standardzellen, Timing-Closure, Stromversorgungsstabilität usw. Daher ist die Designplanung der Schritt mit den meisten Wiederholungen und den meisten manuellen Designs im gesamten physischen Designprozess .
Der Grundriss muss das IO-Layout, die PAD-Platzierung, die Makropositionierung (einschließlich analoger Module, Speichereinheiten usw.) sowie die Chipform-, Überlastungs- (Überlastungs-) und Bereichseinstellungen vervollständigen. Als benutzerorientierter Steuerungschip muss das Layout von IO umfassend die Benutzerbedürfnisse und Designanforderungen berücksichtigen, und auch die vertikalen und horizontalen Abmessungen verschiedener funktionaler PADs sind unterschiedlich. In diesem Beitrag wird das PAD mit größeren Abmessungen sowohl in vertikaler als auch in horizontaler Richtung auf der Nord- und Südseite des Chips platziert, und das PAD mit einer kleineren unidirektionalen Größe wird auf der Ost- und Westseite des Chips mit der großen Seite platziert nach Süden und Norden ausgerichtet (siehe Abbildung 2(a)). Legen Sie das PAD mit einer größeren Größe in beide Richtungen um den Chip (siehe Abbildung 2(b)). Dieses Design ist sehr effektiv, um die Fläche des Chips zu reduzieren.
Zu den Makros, die der Chip positionieren muss, gehören SRAM, ROM, ADC und ANALOG_TOP. Dieser Artikel betrachtet umfassend ihre Positionsbeziehung zu IO und ordnet sie um den Chip herum an, so dass ein leerer Bereich im Chip reserviert werden kann, um Standardzellen zu platzieren. Um die Verbindung zwischen Macro und PAD und Standardeinheiten zu gewährleisten, gibt es um jedes Macro nur einen leeren Bereich. In diesem Bereich dürfen unter keinen Umständen Standardgeräte aufgestellt werden. Die spezifischen Befehle lauten wie folgt:
Dieser Chip ist mit einem reservierten Bereich von 40 μm zwischen dem Kernbereich der Standardzelle und dem Macro und dem PAD zum Platzieren des Power-Rings (PowerRing) und zum Verbinden der Verkabelung ausgelegt. Um eine Überlappung der Standardzellen zu vermeiden, stellen Sie mit dem Befehl sicher, dass die Standardzellen nur in Kanälen mit einer Höhe größer 10 µm platziert werden können. Verwenden Sie nach dem Einstellen des Chiplayoutplans den Befehl creat_fp_placement für das Pre-Layout. Dieser Chip wird im TSMC 180-nm-Prozess entworfen und hergestellt. Es erfordert eine funktionierende Spannung von 1.8 V und einer tolerierbaren maximalen Spannungsschwankung von ±10%. Daher werden bei der Planung der Stromversorgung in diesem Artikel der Stromversorgungsbedarf des Chips und der durch die Verbindungsleitung verursachte Spannungsabfall umfassend berücksichtigt ( IR-Drop) und eine kleinere Stromnetzfläche, zwei Power Ringe und 14 Power Straps ( Gurt) entworfen. Nach der Analyse des Stromnetzes (Analyze Power Network) beträgt der maximale IR-Drop dieses Designs 29.7 mV. Fig. 3(a) ist der Entwurfsplan des Chips und Fig. 3(b) ist das Spannungsabfallverteilungsdiagramm des Chips.
2.3-Layout
Die Qualität der Platzierung ist der Schlüssel zum Erfolg oder Misserfolg des physischen Designs des Chips. Die Hauptaufgabe des Layouts besteht darin, die Rüstzeit für die Platzierung und Reparatur der Standardeinheiten im Design abzuschließen. Bevor das Layout offiziell startet, müssen Sie mit dem Befehl check_physical_design prüfen, ob die Layoutvorbereitung abgeschlossen ist. Es muss sichergestellt werden, dass die Positionen aller Hard Macros und IOs fest sind; alle logischen Pins und physischen Pins im Design entsprechen einander; alle logischen Einheiten entsprechen ihnen. Die physikalische Einheit; Die Abmessungen aller Einheiten im Design wurden festgelegt. Um die Verbindung und das Routing zu erleichtern, kann vor Beginn der Platzierung der Standardzellen ein bestimmter Bereich im Chip als Platzierungsblockade (Place-ment Blockage) festgelegt werden. Für ICC-Tools gelten verschiedene Einschränkungen, z. B. das Verbot von Standardzellen für das grobe Layout, das Zulassen von Standardzellen nur für die Layoutoptimierung und das Zulassen nur von Verkabelungen usw.; In diesem Design sind mehrere Layout-Einschränkungsbereiche festgelegt, um ADC, ANALOG_TOP usw. zu erleichtern. Verbindung mit IO (siehe Abbildung 4(a)).
Nachdem das Layout fertig ist, können Sie den Befehl place_opt verwenden, um ein Layout mit zusätzlichen Einschränkungen durchzuführen. Der Befehl führt Grobplatzierung, High-Fanout-Netzsynthese, physikalische Optimierung und Legalisierung aus. Bestimmen Sie den Standort der Einheit durch die ersten drei Schritte (siehe Abbildung 4(b)) und bringen Sie schließlich die Standardeinheit durch Legalisierung korrekt in die berechnete Position (siehe Abbildung 4(c)). Die spezifischen Befehle für das physische Design dieses Artikels lauten wie folgt:
Um andere Bereiche als den kritischen Taktpfad mit hohem Aufwand zu reparieren, sind Werkzeuge erforderlich. Verwenden Sie die Option „-congestion“-Steuerungstool, um die Überlastung des Chips so weit wie möglich zu reduzieren, um die spätere Verdrahtung zu erleichtern, und verwenden Sie die Option „-power“ zur Steuerung der Tool-Optimierung Leckstromverbrauch, dynamischer Stromverbrauch und geringer Stromverbrauch Layout.
Nachdem das Layout abgeschlossen ist, ist die Flächennutzung des Chips in Tabelle 1 gezeigt. Der Stauungsgrad konzentriert sich zwischen 0.625 und 0.875 und der Stauungsgrad ist moderat. Es gibt weder eine Verschwendung von Spanfläche durch eine geringe Spanausnutzung noch einen übermäßigen Stau. Dies führt zu Schwierigkeiten bei der späteren Konstruktion und sogar bei der Neukonstruktion.
2.4 Taktbaumsynthese
Eine der Hauptaufgaben der Clock Tree Synthesis besteht darin, die Taktabweichung in einem akzeptablen Bereich zu kontrollieren, um ein effizientes und fehlerfreies Arbeiten des Chips zu gewährleisten. Die Taktbaumsynthesestrategie dieses Chips ist wie folgt: die logische Synthese des Taktbaums (clock-cts), die physikalische Synthese des Taktbaums (clock-psyn) und die Verdrahtung des Taktbaums (clock-route). Die Logiksynthesestufe des Taktbaums erfüllt nur zwei Aufgaben: Durch die Berechnung der Verzögerung auf jedem Taktpfad erhält man die Position und Größe des einzufügenden Puffers (Puffer, Inverter) (gesteuert durch die Befehlsoption -only_cts) ; aufgrund der Funktion des Taktnetzwerks Der Verbrauch macht einen sehr großen Anteil am Gesamtstromverbrauch aus, daher muss während der Taktbaumsynthese eine Optimierung des Stromverbrauchs (-power) durchgeführt werden und es wird zu diesem Zeitpunkt keine Verdrahtung durchgeführt. Die spezifischen Befehle lauten wie folgt:
In der physikalischen Synthesestufe des Taktbaums wird der eingefügte Puffer an einer genauen Position platziert, eine RC-Extraktion durchgeführt und die maximale Einfügeverzögerung, die minimale Einfügeverzögerung, die maximale Taktabweichung und die maximale Umwandlungszeit des Taktnetzwerks überprüft durch unter Bezugnahme auf die Verzögerungsbeschränkungsdatei (SDC). Und reparieren Sie die Hold-Verletzung im Design. Um die Verdrahtung des Nicht-Takt-Netzwerks zu erleichtern, muss zu diesem Zeitpunkt die Option -ar-ea_recovery hinzugefügt werden, um den Verbindungsbereich zu reduzieren. Der Stromverbrauch wird in dieser Phase noch optimiert. Beim Abschluss des Taktbaum-Routings verwendet dieser Artikel das Arnoldi-Modell, um die Verzögerung des Taktbaums und die iterative Methode von 15 Zyklen für das Takt-Routing genau zu berechnen. Tabelle 2 ist die Timing-Situation des Designs vor der Taktsynthese. Es ist offensichtlich, dass es mehrere kritische Pfade und viele Verstöße gegen die Einrichtungszeit gibt; nachdem die Taktbaumsynthese abgeschlossen ist, wird die Taktprüfung durchgeführt, und es wird keine Taktverletzung festgestellt, was anzeigt, dass die Taktbaumsynthese abgeschlossen ist.
2.5 Verdrahtung und Chipvervollständigung
Dieser Artikel trennt die Verkabelung und ihre Optimierung. Führen Sie zunächst globales Routing, Detail-Routing und Search&Repair in der Anfangsphase der Verkabelung durch und verwenden Sie dann Topologiealgorithmen zur Optimierung der Verkabelung und gleichzeitig wird der aktuelle Leckstromverbrauch optimiert. Um das Auftreten des Antenneneffekts zu verhindern, wird der Antenneneffekt-Reparaturentwurf auf dem Chip während der Chipfertigstellungsphase ausgeführt. Zu diesem Zeitpunkt gibt es noch leere Bereiche im Chip, und der Filer muss gefüllt werden, um die DRC-Anforderungen zu erfüllen. Abbildung 5 ist das physische Design-Layout des Chips. Tabelle 3 ist die Fläche und den Stromverbrauch des Chips. Es ist ersichtlich, dass die Gesamtfläche 2 794 371.012 703 µm2 beträgt und die Gesamtleistungsaufnahme 11.635 4 mW beträgt. Die Simulation beweist, dass der Chip mit einer Taktfrequenz von 50 MHz arbeitet. Normale Arbeit, die Designanforderungen erfüllen, beweisen, dass dieses Design korrekt und effektiv ist.
3 Fazit
Basierend auf dem TSMC 180-nm-Prozess hat dieses Dokument das physische Design eines Mikroprozessorchips abgeschlossen, der im drahtlosen Brandüberwachungssystem verwendet wird. Nach der Anwendung verschiedener Strategien zur Vervollständigung der Chip-Layout-Planung, des Layouts, der Taktbaumsynthese und der Verdrahtungsdesign-Schritte erhält man die Ergebnisse: Layout, Fläche, Stromverbrauch und andere Berichte des Chips. Nach dem physischen Design erfüllen die Designindikatoren des Chips die Designanforderungen, was die Korrektheit des physischen Designs des Chips beweist.
Derzeit wird bei der frühzeitigen Brandüberwachung und Alarmierung von Gebäuden noch das kabelgebundene Netzwerk verwendet. Die Leitungen sind im gesamten Gebäude verstreut und die anfänglichen Installationskosten sind hoch. Gleichzeitig ist die Leitung selbst auch eine große Brandgefahr. Daher entstand ein neuer Typ eines drahtlosen Brandüberwachungssystems, das bequem und schnell zu installieren ist, und seine Kosten sind niedriger und es hat einen größeren Anwendungsraum. Der Mikrocontroller ist eine der Kernkomponenten des Brandmeldesystems. Allzweck-Mikroprozessoren und -Mikrocontroller können die Anforderungen an den geringen Stromverbrauch und die geringen Kosten des Node-Master-Chips im drahtlosen Brandüberwachungssystem nicht erfüllen.
Um die Kerntechnologie des drahtlosen Brandüberwachungssystems zu beherrschen, eine Software- und Hardwareplattform mit unabhängigen geistigen Eigentumsrechten zu etablieren und die Entwicklung des drahtlosen Brandüberwachungssystems meines Landes zu fördern, ist es notwendig, einen Mikroprozessor für die drahtlose Brandüberwachung zu entwickeln System. In diesem Artikel wurde das physische Design eines Mikrocontroller-Chips für das Brandmeldesystem abgeschlossen.
1 SW-A-Chiparchitektur
Der SW-A-Chip ist ein dedizierter digital-analoger Hybrid-Controller-Chip für ein drahtloses Brandmeldesystem basierend auf ARM Cortex-M0. Der Bus verwendet eine AMBA AHB- und APB-Dual-Bus-Architektur. Die Betriebsfrequenz kann bis zu 50 MHz erreichen und unterstützt mehrere Ebenen. Interne Frequenzteilung, kann im Standby-Modus auch mit einer sehr niedrigen Frequenz betrieben werden; integriert eine hohe Abtastrate 12-Bit-sukzessive Approximation 8-Kanal-ADC, der sequentiell von 8 Sensoren scannen kann (wie Temperatursensor, Rauchsensor, Lichtintensitätssensor usw.) Das Signal wird direkt abgetastet, umgewandelt und Gerettet. Das Haupterkennungsprogramm kann die dem Zielsensor entsprechenden abgetasteten Daten zur Verarbeitung lesen und bestimmen, ob ein Feuer aufgetreten ist.
Eingebauter 18 KBSRAM, der flexibel als FLASH und RAM genutzt werden kann, um Brandüberwachung und Speicherung einfacher Verarbeitungsvorgänge zu erfüllen. Es unterstützt ISP (In-System Programming)-Betrieb und IAP (In-Application Programming)-Betrieb, was nicht nur für die Aktualisierung und Aufrüstung des Hauptbrandüberwachungsprogramms, sondern auch für die Softwareoptimierung geeignet ist. Die Schnittstelle umfasst eine UART-Schnittstelle nach Industriestandard, eine SSI-Kommunikationsschnittstelle (unterstützt das SPI-, MicroWire- und SSI-Protokoll) und 3 Gruppen (6 Kanäle) PWM. Die reichhaltigen Schnittstellen und Funktionsmodule verleihen diesem Chip ein großes Potenzial zur Funktionserweiterung.
2 Physisches Design des SW-A-Chips
2.1 Der angenommene physische Designprozess
Das physikalische Design des SW-A-Chips erfolgt mit Hilfe des EDA-Tools IC Compiler von Synopsys nach dem typischen Designprozess von IC Compiler. Basierend auf dem TSMC (TSMC) 180-nm-CMOS-Prozess. Nachdem das physische Design fertig ist (Entwurf der Logikbibliothek, Einrichten der physischen Bibliothek, Einrichten der TLU-Plus-bezogenen Dateien und Festlegen der Netzliste auf Lesegateebene und der Standardverzögerungsbeschränkungen), können Sie mit dem physischen Design beginnen und das Design abschließen Planung (Designplanning), Platzierung, Taktbaum-Synthese, Routing und Chip-Finish.
2.2 Konstruktionsplanung
Die Designplanung ist ein sehr wichtiger Schritt beim physischen Design des Chips; es umfasst hauptsächlich Floorplan und Powerplant.
Unter normalen Umständen müssen Designer vor dem Start des Layouts oft viel Zeit mit dem Grundriss und dem Powerplan verbringen. Die Qualität des Designplans bestimmt direkt den Stromverbrauch des Chips, die Überlastung von Standardzellen, Timing-Closure, Stromversorgungsstabilität usw. Daher ist die Designplanung der Schritt mit den meisten Wiederholungen und den meisten manuellen Designs im gesamten physischen Designprozess .
Der Grundriss muss das IO-Layout, die PAD-Platzierung, die Makropositionierung (einschließlich analoger Module, Speichereinheiten usw.) sowie die Chipform-, Überlastungs- (Überlastungs-) und Bereichseinstellungen vervollständigen. Als benutzerorientierter Steuerungschip muss das Layout von IO umfassend die Benutzerbedürfnisse und Designanforderungen berücksichtigen, und auch die vertikalen und horizontalen Abmessungen verschiedener funktionaler PADs sind unterschiedlich. In diesem Beitrag wird das PAD mit größeren Abmessungen sowohl in vertikaler als auch in horizontaler Richtung auf der Nord- und Südseite des Chips platziert, und das PAD mit einer kleineren unidirektionalen Größe wird auf der Ost- und Westseite des Chips mit der großen Seite platziert nach Süden und Norden ausgerichtet (siehe Abbildung 2(a)). Legen Sie das PAD mit einer größeren Größe in beide Richtungen um den Chip (siehe Abbildung 2(b)). Dieses Design ist sehr effektiv, um die Fläche des Chips zu reduzieren.
Zu den Makros, die der Chip positionieren muss, gehören SRAM, ROM, ADC und ANALOG_TOP. Dieser Artikel betrachtet umfassend ihre Positionsbeziehung zu IO und ordnet sie um den Chip herum an, so dass ein leerer Bereich im Chip reserviert werden kann, um Standardzellen zu platzieren. Um die Verbindung zwischen Macro und PAD und Standardeinheiten zu gewährleisten, gibt es um jedes Macro nur einen leeren Bereich. In diesem Bereich dürfen unter keinen Umständen Standardgeräte aufgestellt werden. Die spezifischen Befehle lauten wie folgt:
Dieser Chip ist mit einem reservierten Bereich von 40 μm zwischen dem Kernbereich der Standardzelle und dem Macro und dem PAD zum Platzieren des Power-Rings (PowerRing) und zum Verbinden der Verkabelung ausgelegt. Um eine Überlappung der Standardzellen zu vermeiden, stellen Sie mit dem Befehl sicher, dass die Standardzellen nur in Kanälen mit einer Höhe größer 10 µm platziert werden können. Verwenden Sie nach dem Einstellen des Chiplayoutplans den Befehl creat_fp_placement für das Pre-Layout. Dieser Chip wird im TSMC 180-nm-Prozess entworfen und hergestellt. Es erfordert eine Arbeitsspannung von 1.8 V und eine tolerierbare maximale Spannungsschwankung von ±10%. Daher werden bei der Planung der Stromversorgung in diesem Artikel der Stromversorgungsbedarf des Chips und der durch die Verbindungsleitung verursachte Spannungsabfall umfassend berücksichtigt ( IR-Drop) und eine kleinere Stromnetzfläche, zwei Power Ringe und 14 Power Straps ( Gurt) entworfen. Nach der Analyse des Stromnetzes (Analyze Power Network) beträgt der maximale IR-Drop dieses Designs 29.7 mV. Fig. 3(a) ist der Entwurfsplan des Chips und Fig. 3(b) ist das Spannungsabfallverteilungsdiagramm des Chips.
2.3-Layout
Die Qualität der Platzierung ist der Schlüssel zum Erfolg oder Misserfolg des physischen Designs des Chips. Die Hauptaufgabe des Layouts besteht darin, die Rüstzeit für die Platzierung und Reparatur der Standardeinheiten im Design abzuschließen. Bevor das Layout offiziell startet, müssen Sie mit dem Befehl check_physical_design prüfen, ob die Layoutvorbereitung abgeschlossen ist. Es muss sichergestellt werden, dass die Positionen aller Hard Macros und IOs fest sind; alle logischen Pins und physischen Pins im Design entsprechen einander; alle logischen Einheiten entsprechen ihnen. Die physikalische Einheit; Die Abmessungen aller Einheiten im Design wurden festgelegt. Um die Verbindung und das Routing zu erleichtern, kann vor Beginn der Platzierung der Standardzellen ein bestimmter Bereich im Chip als Platzierungsblockade (Place-ment Blockage) festgelegt werden. Für ICC-Tools gelten verschiedene Einschränkungen, z. B. das Verbot von Standardzellen für das grobe Layout, das Zulassen von Standardzellen nur für die Layoutoptimierung und das Zulassen nur von Verkabelungen usw.; In diesem Design sind mehrere Layout-Einschränkungsbereiche festgelegt, um ADC, ANALOG_TOP usw. zu erleichtern. Verbindung mit IO (siehe Abbildung 4(a)).
Nachdem das Layout fertig ist, können Sie den Befehl place_opt verwenden, um ein Layout mit zusätzlichen Einschränkungen durchzuführen. Der Befehl führt Grobplatzierung, High-Fanout-Netzsynthese, physikalische Optimierung und Legalisierung aus. Bestimmen Sie den Standort der Einheit durch die ersten drei Schritte (siehe Abbildung 4(b)) und bringen Sie schließlich die Standardeinheit durch Legalisierung korrekt in die berechnete Position (siehe Abbildung 4(c)). Die spezifischen Befehle für das physische Design dieses Artikels lauten wie folgt:
Um andere Bereiche als den kritischen Taktpfad mit hohem Aufwand zu reparieren, sind Werkzeuge erforderlich. Verwenden Sie die Option „-congestion“-Steuerungstool, um die Überlastung des Chips so weit wie möglich zu reduzieren, um die spätere Verdrahtung zu erleichtern, und verwenden Sie die Option „-power“ zur Steuerung der Tool-Optimierung Leckstromverbrauch, dynamischer Stromverbrauch und geringer Stromverbrauch Layout.
Nachdem das Layout abgeschlossen ist, ist die Flächennutzung des Chips in Tabelle 1 gezeigt. Der Stauungsgrad konzentriert sich zwischen 0.625 und 0.875 und der Stauungsgrad ist moderat. Es gibt weder eine Verschwendung von Spanfläche durch eine geringe Spanausnutzung noch einen übermäßigen Stau. Dies führt zu Schwierigkeiten bei der späteren Konstruktion und sogar bei der Neukonstruktion.
2.4 Taktbaumsynthese
Eine der Hauptaufgaben der Clock Tree Synthesis besteht darin, die Taktabweichung in einem akzeptablen Bereich zu kontrollieren, um ein effizientes und fehlerfreies Arbeiten des Chips zu gewährleisten. Die Taktbaumsynthesestrategie dieses Chips ist wie folgt: die logische Synthese des Taktbaums (clock-cts), die physikalische Synthese des Taktbaums (clock-psyn) und die Verdrahtung des Taktbaums (clock-route). Die Logiksynthesestufe des Taktbaums erfüllt nur zwei Aufgaben: Durch die Berechnung der Verzögerung auf jedem Taktpfad erhält man die Position und Größe des einzufügenden Puffers (Puffer, Inverter) (gesteuert durch die Befehlsoption -only_cts) ; aufgrund der Funktion des Taktnetzwerks Der Verbrauch macht einen sehr großen Anteil am Gesamtstromverbrauch aus, daher muss während der Taktbaumsynthese eine Optimierung des Stromverbrauchs (-power) durchgeführt werden und es wird zu diesem Zeitpunkt keine Verdrahtung durchgeführt. Die spezifischen Befehle lauten wie folgt:
In der physikalischen Synthesestufe des Taktbaums wird der eingefügte Puffer an einer genauen Position platziert, eine RC-Extraktion durchgeführt und die maximale Einfügeverzögerung, die minimale Einfügeverzögerung, die maximale Taktabweichung und die maximale Umwandlungszeit des Taktnetzwerks überprüft durch unter Bezugnahme auf die Verzögerungsbeschränkungsdatei (SDC). Und reparieren Sie die Hold-Verletzung im Design. Um die Verdrahtung des Nicht-Takt-Netzwerks zu erleichtern, muss zu diesem Zeitpunkt die Option -ar-ea_recovery hinzugefügt werden, um den Verbindungsbereich zu reduzieren. Der Stromverbrauch wird in dieser Phase noch optimiert. Beim Abschluss des Taktbaum-Routings verwendet dieser Artikel das Arnoldi-Modell, um die Verzögerung des Taktbaums und die iterative Methode von 15 Zyklen für das Takt-Routing genau zu berechnen. Tabelle 2 zeigt die Timing-Situation des Designs vor der Taktsynthese. Es ist offensichtlich, dass es mehrere kritische Pfade und viele Verstöße gegen die Einrichtungszeit gibt; nachdem die Taktbaumsynthese abgeschlossen ist, wird der Takt erneut geprüft und es wird keine Taktverletzung festgestellt, was anzeigt, dass die Taktbaumsynthese abgeschlossen ist.
2.5 Verdrahtung und Chipvervollständigung
In diesem Artikel werden Routing und Optimierung getrennt. Führen Sie zunächst globales Routing, detailliertes Routing sowie Suche und Reparatur in der anfänglichen Routing-Phase durch und verwenden Sie dann Topologiealgorithmen, um das Routing zu optimieren, und gleichzeitig wird der aktuelle Verlustleistungsverbrauch optimiert. Um das Auftreten des Antenneneffekts zu verhindern, wird der Antenneneffekt-Reparaturentwurf auf dem Chip während der Chipfertigstellungsphase ausgeführt. Zu diesem Zeitpunkt gibt es noch leere Bereiche im Chip, und der Filer muss gefüllt werden, um die DRC-Anforderungen zu erfüllen. Abbildung 5 ist das physikalische Design-Layout des Chips, und Tabelle 3 ist die Fläche und den Stromverbrauch des Chips. Es ist ersichtlich, dass die Gesamtfläche 2 794 371.012 703 µm2 beträgt und die Gesamtleistungsaufnahme 11.635 4 mW beträgt. Die Simulation beweist, dass der Chip mit einer Taktfrequenz von 50 MHz arbeitet. Normale Arbeit, die Designanforderungen erfüllen, beweisen, dass dieses Design korrekt und effektiv ist.
3 Fazit
Basierend auf dem TSMC 180-nm-Prozess hat dieses Dokument das physische Design eines Mikroprozessorchips abgeschlossen, der im drahtlosen Brandüberwachungssystem verwendet wird. Nach der Anwendung verschiedener Strategien zur Vervollständigung der Chip-Layout-Planung, des Layouts, der Taktbaumsynthese und der Verdrahtungsdesign-Schritte erhält man die Ergebnisse: Layout, Fläche, Stromverbrauch und andere Berichte des Chips. Nach dem physischen Design erfüllen die Designindikatoren des Chips die Designanforderungen, was die Korrektheit des physischen Designs des Chips beweist.