「現在、建物の初期の火災監視と警報では、有線ネットワークがまだ使用されています。 建物全体に線が点在しており、初期設置費用が高い。 同時に、ライン自体も大きな火災の危険があります。 そのため、設置が便利で迅速で、コストが低く、アプリケーションスペースが広い新しいタイプのワイヤレス火災監視システムが登場しました。 マイクロコントローラは、火災監視システムのコアコンポーネントのXNUMXつです。 汎用マイクロプロセッサおよびマイクロコントローラは、ワイヤレス火災監視システムのノードマスターチップの低消費電力および低コストの要件を満たすことができません。
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現在、建物の初期の火災監視と警報では、有線ネットワークがまだ使用されています。 建物全体に線が点在しており、初期設置費用が高い。 同時に、ライン自体も大きな火災の危険があります。 そのため、設置が便利で迅速で、コストが低く、アプリケーションスペースが広い新しいタイプのワイヤレス火災監視システムが登場しました。 マイクロコントローラは、火災監視システムのコアコンポーネントのXNUMXつです。 汎用マイクロプロセッサおよびマイクロコントローラは、ワイヤレス火災監視システムのノードマスターチップの低消費電力および低コストの要件を満たすことができません。
核心を極めるためには テクノロジー 無線火災監視システムの開発、独立した知的財産権を持つソフトウェアとハードウェアのプラットフォームを確立し、我が国の無線火災監視システムの開発を促進するには、無線火災監視システム用のマイクロプロセッサを開発する必要があります。 この記事では、火災検知システム専用のマイクロコントローラー チップの物理設計を完了しました。
1SW-Aチップアーキテクチャ
SW-Aチップは、ARMCortex-M0に基づくワイヤレス火災検知システム専用のデジタルアナログハイブリッドコントローラーチップです。 バスはAMBAAHBおよびAPBデュアルバスアーキテクチャを採用しています。 動作周波数は最大50MHzに達する可能性があり、複数のレベルをサポートします。 内部周波数分割。スタンバイモードでは非常に低い周波数で実行することもできます。 内蔵の高サンプリングレート12ビット逐次比較8チャンネルADC、8つのセンサー（温度など）から順次スキャンできます センサー、煙センサー、光強度センサーなど））信号は直接サンプリングされ、変換され、保存されます。 メイン検出プログラムは、ターゲットセンサーに対応するサンプルデータを読み取って処理し、火災が発生したかどうかを判断できます。
内蔵の18KBSRAMは、FLASHおよびRAMとして柔軟に使用でき、火災の監視と簡単な処理手順の保存に対応します。 ISP（インシステムプログラミング）操作とIAP（インアプリケーションプログラミング）操作をサポートしており、メインの火災監視プログラムの更新とアップグレードだけでなく、ソフトウェアの最適化にも便利です。 このインターフェースには、業界標準のUARTインターフェース、SSI通信インターフェース（SPI、MicroWire、およびSSIプロトコルをサポート）、および3グループ（6チャネル）のPWMが含まれます。 豊富なインターフェースと機能モジュールにより、このチップは機能拡張に大きな可能性を秘めています。
2SW-Aチップの物理設計
2.1採用された物理的設計プロセス
SW-Aチップの物理設計は、シノプシスのEDAツールを使用して実行されます。 IC ICコンパイラの典型的な設計プロセスを使用したコンパイラ。 TSMC（TSMC）180 nmCMOSプロセスに基づいています。 物理設計の準備ができたら（論理ライブラリの設計、物理ライブラリの設定、TLU-Plus関連ファイルの設定、および読み取りゲートレベルのネットリストと標準遅延制約の設定）、物理設計を開始して設計を完了することができます。計画（設計計画）、配置、クロックツリー合成、ルーティング、およびチップ仕上げ。
2.2設計計画
設計計画は、チップの物理的設計において非常に重要なステップです。 主にフロアプランとパワープラントが含まれます。
通常の状況では、レイアウトを開始する前に、設計者はフロアプランとパワープランに多くの時間を費やす必要があります。 設計計画の品質は、チップの消費電力、標準セルの輻輳、タイミングクロージャ、電源の安定性などを直接決定します。したがって、設計計画は、物理設計プロセス全体で最も多くの繰り返しと手動設計を行うステップです。 。
フロアプランは、IOレイアウト、PAD配置、マクロ（アナログモジュール、ストレージユニットなどを含む）の配置、およびチップの形状、輻輳（輻輳）、および領域の設定を完了する必要があります。 ユーザー指向の制御チップとして、IOのレイアウトはユーザーのニーズと設計要件を包括的に考慮する必要があり、さまざまな機能PADの垂直方向と水平方向の寸法も異なります。 この論文では、垂直方向と水平方向の両方で寸法が大きいPADをチップの北側と南側に配置し、一方向のサイズが小さいPADをチップの東側と西側に配置します。南と北を向いています（図2（a）を参照）。 両方向に大きなサイズのチップの周りにPADを配置します（図2（b）を参照）。 この設計は、チップの面積を減らすのに非常に効果的です。
チップを配置する必要のあるマクロには、SRAM、ROM、ADC、およびANALOG_TOPが含まれます。 この記事では、IOとの位置関係を包括的に検討し、チップの周囲に配置して、チップ内に空白領域を予約して標準セルを配置できるようにします。 マクロとPADおよび標準ユニット間の相互接続を確保するために、各マクロの周囲には空白の領域のみがあります。 標準ユニットをこのエリアに配置することは、いかなる状況においても許可されていません。 具体的なコマンドは次のとおりです。
このチップは、標準セルのコア領域と、パワーリング（PowerRing）を配置して配線を相互接続するためのマクロおよびPADとの間に40μmの予約領域を使用して設計されています。 標準セルが重ならないようにするには、コマンドを使用して、標準セルを高さが10μmを超えるチャネルにのみ配置できるようにします。 チップレイアウトプランを設定した後、コマンドcreat_fp_placementを使用して事前レイアウトします。 このチップは、TSMC 180nmプロセスを使用して設計および製造されています。 それは働く必要があります 電圧 1.8 Vの許容最大電圧変動±10％。 したがって、この記事で電源を計画するときは、チップの電源要件と相互接続ラインによって引き起こされる電圧降下を包括的に考慮し（IR-Drop）、より小さな電源ネットワーク領域、14つの電源リングと29.7の電源ストラップ（ストラップ）がデザインされています。 電力ネットワーク（Analyze Power Network）を分析した後、この設計の最大IRドロップは3mVです。 図3（a）はチップの設計計画であり、図XNUMX（b）はチップの電圧降下分布図です。
2.3レイアウト
配置の品質は、チップの物理設計の成否の鍵となります。 レイアウトの主なタスクは、設計内の標準ユニットの配置と修復というセットアップ時間を完了することです。 レイアウトを正式に開始する前に、check_physical_design コマンドを使用して、レイアウトの準備が完了しているかどうかを確認する必要があります。 すべてのハード マクロと IO の位置が固定されていることを確認する必要があります。 デザイン内のすべての論理ピンと物理ピンは相互に対応します。 すべての論理ユニットはそれらに対応します。 物理ユニット。 設計内のすべてのユニットの寸法は固定されています。 相互接続と配線を容易にするために、スタンダード セルの配置を開始する前に、チップ内の特定の領域を配置ブロック (配置ブロック) として設定できます。 ICCツールには、ラフレイアウト用のスタンダードセル禁止、レイアウト最適化用のスタンダードセルのみ許可、配線のみ許可など、さまざまな制限がありますが、 この設計では、ADC、ANALOG_TOP などの IO との接続を容易にするために、複数のレイアウト制限領域が設定されています (図 4(a) を参照)。
レイアウトの準備ができたら、place_optコマンドを使用して、追加の制約付きでレイアウトを実行できます。 このコマンドは、粗い場所、ファンアウトの多いネット合成、物理的最適化、および合法化を実行します。 最初の4つのステップでユニットの位置を決定し（図4（b）を参照）、最後に合法化によって標準ユニットを計算された位置に正しく配置します（図XNUMX（c）を参照）。 この記事の物理的な設計のための特定のコマンドは次のとおりです。
重要なクロックパス以外の領域を高度な労力で修復するには、ツールが必要です。 オプション「-congestion」制御ツールを使用してチップの輻輳を可能な限り減らし、後続の配線を容易にし、オプション「-pow-er」を使用してツールの最適化を制御します。リーク電力消費、動的消費電力、および低電力レイアウト。
レイアウト完了後のチップの使用面積を表1に示します。輻輳度は0.625〜0.875に集中しており、輻輳度は中程度です。 チップ使用率の低さや過度の輻輳によるチップ面積の浪費はありません。 これは、その後の設計、さらには再設計の困難につながります。
2.4クロックツリーの合成
クロックツリー合成の主なタスクのXNUMXつは、許容範囲内でクロック偏差を制御して、チップの効率的でエラーのない動作を保証することです。 このチップのクロックツリー合成戦略は次のとおりです。クロックツリーの論理合成（clock-cts）、クロックツリーの物理合成（clock-psyn）、およびクロックツリーの配線（clock-route）。 クロックツリーの論理合成ステージは、XNUMXつのタスクのみを完了します。各クロックパスの遅延を計算することにより、挿入する必要のあるバッファー（バッファー、インバーター）の位置とサイズ（-only_ctsコマンドオプションで制御）が取得されます。 ; クロックネットワークの機能により、消費は総消費電力の非常に大きな割合を占めるため、消費電力の最適化（-power）はクロックツリーの合成中に実行する必要があり、この段階では配線は実行されません。 具体的なコマンドは次のとおりです。
クロックツリーの物理合成段階では、挿入されたバッファが正確な位置に配置され、RC抽出が実行され、クロックネットワークの最大挿入遅延、最小挿入遅延、最大クロック偏差、および最大変換時間がチェックされます。遅延制約ファイル（SDC）を参照します。 そして、デザインのホールド違反を修復します。 非クロックネットワークの配線を容易にするために、この時点で-ar-ea_recoveryオプションを追加して、接続領域を減らす必要があります。 消費電力はこの段階でも最適化されています。 クロックツリールーティングを完了するとき、この記事ではarnoldiモデルを使用して、クロックツリーの遅延とクロックルーティングの15サイクルの反復法を正確に計算します。 表2は、クロック合成前のデザインのタイミング状況です。 複数のクリティカルパスがあり、確立時間違反が多いことは明らかです。 クロックツリー合成が完了した後、クロックチェックが実行され、クロック違反は検出されません。これは、クロックツリー合成が完了したことを示します。
2.5配線とチップの完成
この記事では、配線とその最適化について説明します。 まず、配線の初期段階でグローバルルーティング、詳細ルーティング、検索と修復を完了し、次にトポロジアルゴリズムを使用して配線を最適化すると同時に、電流リーク電力消費を最適化します。 アンテナ効果の発生を防ぐため、チップ完成段階でチップ上にアンテナ効果補修設計を行います。 現時点では、チップにはまだ空白の領域があり、DRC要件を満たすためにファイラーを埋める必要があります。 図5は、チップの物理的な設計レイアウトです。 表3は、チップの面積と消費電力です。 総面積は2μm794、総消費電力は371.012 703mWであることがわかります。 シミュレーションは、チップが2 MHzのクロック周波数で動作していることを証明します。通常の作業であり、設計要件を満たし、この設計が正しく効果的であることを証明します。
3まとめ
TSMC 180 nmプロセスに基づいて、このペーパーでは、ワイヤレス火災監視システムで使用されるマイクロプロセッサチップの物理設計を完了しました。 さまざまな戦略を使用して、チップレイアウトの計画、レイアウト、クロックツリーの合成、および配線設計の手順を完了した後、結果が得られます。チップのレイアウト、面積、消費電力、およびその他のレポート。 物理設計後、チップの設計インジケータは設計要件を満たします。これは、チップの物理設計の正確さを証明します。
現在、建物の初期の火災監視と警報では、有線ネットワークがまだ使用されています。 建物全体に線が点在しており、初期設置費用が高い。 同時に、ライン自体も大きな火災の危険があります。 そのため、設置が便利で迅速で、コストが低く、アプリケーションスペースが広い新しいタイプのワイヤレス火災監視システムが登場しました。 マイクロコントローラは、火災監視システムのコアコンポーネントのXNUMXつです。 汎用マイクロプロセッサおよびマイクロコントローラは、ワイヤレス火災監視システムのノードマスターチップの低消費電力および低コストの要件を満たすことができません。
無線火災監視システムのコア技術を習得し、独立した知的財産権を持つソフトウェアとハードウェアのプラットフォームを確立し、我が国の無線火災監視システムの開発を促進するためには、無線火災監視用のマイクロプロセッサを開発する必要があります。システム。 この記事では、火災検知システム専用のマイクロコントローラーチップの物理設計を完了しました。
1SW-Aチップアーキテクチャ
SW-Aチップは、ARMCortex-M0に基づくワイヤレス火災検知システム専用のデジタルアナログハイブリッドコントローラーチップです。 バスはAMBAAHBおよびAPBデュアルバスアーキテクチャを採用しています。 動作周波数は最大50MHzに達する可能性があり、複数のレベルをサポートします。 内部周波数分割。スタンバイモードでは非常に低い周波数で実行することもできます。 内蔵の高サンプリングレート12ビット逐次比較8チャンネルADC、8つのセンサー（温度センサー、煙センサー、光強度センサーなど）から順次スキャンできます）信号は直接サンプリングされ、変換され、保存しました。 メイン検出プログラムは、ターゲットセンサーに対応するサンプルデータを読み取って処理し、火災が発生したかどうかを判断できます。
内蔵の18KBSRAMは、FLASHおよびRAMとして柔軟に使用でき、火災の監視と簡単な処理手順の保存に対応します。 ISP（インシステムプログラミング）操作とIAP（インアプリケーションプログラミング）操作をサポートしており、メインの火災監視プログラムの更新とアップグレードだけでなく、ソフトウェアの最適化にも便利です。 このインターフェースには、業界標準のUARTインターフェース、SSI通信インターフェース（SPI、MicroWire、およびSSIプロトコルをサポート）、および3グループ（6チャネル）のPWMが含まれます。 豊富なインターフェースと機能モジュールにより、このチップは機能拡張に大きな可能性を秘めています。
2SW-Aチップの物理設計
2.1採用された物理的設計プロセス
SW-Aチップの物理設計は、シノプシスのEDAツールであるICコンパイラを使用して、ICコンパイラの一般的な設計プロセスを使用して実行されます。 TSMC（TSMC）180 nmCMOSプロセスに基づいています。 物理設計の準備ができたら（論理ライブラリの設計、物理ライブラリの設定、TLU-Plus関連ファイルの設定、および読み取りゲートレベルのネットリストと標準遅延制約の設定）、物理設計を開始して設計を完了することができます。計画（設計計画）、配置、クロックツリー合成、ルーティング、およびチップ仕上げ。
2.2設計計画
設計計画は、チップの物理的設計において非常に重要なステップです。 主にフロアプランとパワープラントが含まれます。
通常の状況では、レイアウトを開始する前に、設計者はフロアプランとパワープランに多くの時間を費やす必要があります。 設計計画の品質は、チップの消費電力、標準セルの輻輳、タイミングクロージャ、電源の安定性などを直接決定します。したがって、設計計画は、物理設計プロセス全体で最も多くの繰り返しと手動設計を行うステップです。 。
フロアプランは、IOレイアウト、PAD配置、マクロ（アナログモジュール、ストレージユニットなどを含む）の配置、およびチップの形状、輻輳（輻輳）、および領域の設定を完了する必要があります。 ユーザー指向の制御チップとして、IOのレイアウトはユーザーのニーズと設計要件を包括的に考慮する必要があり、さまざまな機能PADの垂直方向と水平方向の寸法も異なります。 この論文では、垂直方向と水平方向の両方で寸法が大きいPADをチップの北側と南側に配置し、一方向のサイズが小さいPADをチップの東側と西側に配置します。南と北を向いています（図2（a）を参照）。 両方向に大きなサイズのチップの周りにPADを配置します（図2（b）を参照）。 この設計は、チップの面積を減らすのに非常に効果的です。
チップを配置する必要のあるマクロには、SRAM、ROM、ADC、およびANALOG_TOPが含まれます。 この記事では、IOとの位置関係を包括的に検討し、チップの周囲に配置して、チップ内に空白領域を予約して標準セルを配置できるようにします。 マクロとPADおよび標準ユニット間の相互接続を確保するために、各マクロの周囲には空白の領域のみがあります。 標準ユニットをこのエリアに配置することは、いかなる状況においても許可されていません。 具体的なコマンドは次のとおりです。
このチップは、標準セルのコア領域と、パワーリング（PowerRing）を配置して配線を相互接続するためのマクロおよびPADとの間に40μmの予約領域を使用して設計されています。 標準セルが重ならないようにするには、コマンドを使用して、標準セルを高さが10μmを超えるチャネルにのみ配置できるようにします。 チップレイアウトプランを設定した後、コマンドcreat_fp_placementを使用して事前レイアウトします。 このチップは、TSMC 180nmプロセスを使用して設計および製造されています。 1.8 Vの動作電圧と±10％の許容最大電圧変動が必要です。 したがって、この記事で電源を計画するときは、チップの電源要件と相互接続ラインによって引き起こされる電圧降下を包括的に考慮し（IR-Drop）、より小さな電源ネットワーク領域、14つの電源リングと29.7の電源ストラップ（ストラップ）がデザインされています。 電力ネットワーク（Analyze Power Network）を分析した後、この設計の最大IRドロップは3mVです。 図3（a）はチップの設計計画であり、図XNUMX（b）はチップの電圧降下分布図です。
2.3レイアウト
配置の品質は、チップの物理設計の成否の鍵となります。 レイアウトの主なタスクは、設計内の標準ユニットの配置と修復というセットアップ時間を完了することです。 レイアウトを正式に開始する前に、check_physical_design コマンドを使用して、レイアウトの準備が完了しているかどうかを確認する必要があります。 すべてのハード マクロと IO の位置が固定されていることを確認する必要があります。 デザイン内のすべての論理ピンと物理ピンは相互に対応します。 すべての論理ユニットはそれらに対応します。 物理ユニット。 設計内のすべてのユニットの寸法は固定されています。 相互接続と配線を容易にするために、スタンダード セルの配置を開始する前に、チップ内の特定の領域を配置ブロック (配置ブロック) として設定できます。 ICCツールには、ラフレイアウト用のスタンダードセル禁止、レイアウト最適化用のスタンダードセルのみ許可、配線のみ許可など、さまざまな制限がありますが、 この設計では、ADC、ANALOG_TOP などの IO との接続を容易にするために、複数のレイアウト制限領域が設定されています (図 4(a) を参照)。
レイアウトの準備ができたら、place_optコマンドを使用して、追加の制約付きでレイアウトを実行できます。 このコマンドは、粗い場所、ファンアウトの多いネット合成、物理的最適化、および合法化を実行します。 最初の4つのステップでユニットの位置を決定し（図4（b）を参照）、最後に合法化によって標準ユニットを計算された位置に正しく配置します（図XNUMX（c）を参照）。 この記事の物理的な設計のための特定のコマンドは次のとおりです。
重要なクロックパス以外の領域を高度な労力で修復するには、ツールが必要です。 オプション「-congestion」制御ツールを使用してチップの輻輳を可能な限り減らし、後続の配線を容易にし、オプション「-pow-er」を使用してツールの最適化を制御します。リーク電力消費、動的消費電力、および低電力レイアウト。
レイアウト完了後のチップの使用面積を表1に示します。輻輳度は0.625〜0.875に集中しており、輻輳度は中程度です。 チップ使用率の低さや過度の輻輳によるチップ面積の浪費はありません。 これは、その後の設計、さらには再設計の困難につながります。
2.4クロックツリーの合成
クロックツリー合成の主なタスクのXNUMXつは、許容範囲内でクロック偏差を制御して、チップの効率的でエラーのない動作を保証することです。 このチップのクロックツリー合成戦略は次のとおりです。クロックツリーの論理合成（clock-cts）、クロックツリーの物理合成（clock-psyn）、およびクロックツリーの配線（clock-route）。 クロックツリーの論理合成ステージは、XNUMXつのタスクのみを完了します。各クロックパスの遅延を計算することにより、挿入する必要のあるバッファー（バッファー、インバーター）の位置とサイズ（-only_ctsコマンドオプションで制御）が取得されます。 ; クロックネットワークの機能により、消費は総消費電力の非常に大きな割合を占めるため、消費電力の最適化（-power）はクロックツリーの合成中に実行する必要があり、この段階では配線は実行されません。 具体的なコマンドは次のとおりです。
クロックツリーの物理合成段階では、挿入されたバッファが正確な位置に配置され、RC抽出が実行され、クロックネットワークの最大挿入遅延、最小挿入遅延、最大クロック偏差、および最大変換時間がチェックされます。遅延制約ファイル（SDC）を参照します。 そして、デザインのホールド違反を修復します。 非クロックネットワークの配線を容易にするために、この時点で-ar-ea_recoveryオプションを追加して、接続領域を減らす必要があります。 消費電力はこの段階でも最適化されています。 クロックツリールーティングを完了するとき、この記事ではarnoldiモデルを使用して、クロックツリーの遅延とクロックルーティングの15サイクルの反復法を正確に計算します。 表2に、クロック合成前のデザインのタイミング状況を示します。 複数のクリティカルパスがあり、確立時間違反が多いことは明らかです。 クロックツリー合成が完了した後、クロックが再度チェックされ、クロック違反は検出されません。これは、クロックツリー合成が完了したことを示します。
2.5配線とチップの完成
この記事では、ルーティングと最適化について説明します。 まず、ルーティングの初期段階でグローバルルーティング、詳細ルーティング、検索と修復を完了し、次にトポロジアルゴリズムを使用してルーティングを最適化すると同時に、現在のリーク電力消費を最適化します。 アンテナ効果の発生を防ぐため、チップ完成段階でチップ上にアンテナ効果補修設計を行います。 現時点では、チップにはまだ空白の領域があり、DRC要件を満たすためにファイラーを埋める必要があります。 図5はチップの物理的な設計レイアウトであり、表3はチップの面積と消費電力です。 総面積は2μm794、総消費電力は371.012 703mWであることがわかります。 シミュレーションは、チップが2 MHzのクロック周波数で動作していることを証明します。通常の作業であり、設計要件を満たし、この設計が正しく効果的であることを証明します。
3まとめ
TSMC 180 nmプロセスに基づいて、このペーパーでは、ワイヤレス火災監視システムで使用されるマイクロプロセッサチップの物理設計を完了しました。 さまざまな戦略を使用して、チップレイアウトの計画、レイアウト、クロックツリーの合成、および配線設計の手順を完了した後、結果が得られます。チップのレイアウト、面積、消費電力、およびその他のレポート。 物理設計後、チップの設計インジケータは設計要件を満たします。これは、チップの物理設計の正確さを証明します。