"Atualmente, no monitoramento precoce de incêndio e alarme de edifícios, a rede cabeada ainda é utilizada. As linhas estão espalhadas por todo o edifício e o custo inicial de instalação é alto. Ao mesmo tempo, a própria linha também apresenta um grande risco de incêndio. Assim, surgiu um novo tipo de sistema de monitoramento de incêndio sem fio, que é prático e rápido de instalar, tem um custo menor e possui um espaço de aplicação maior. O microcontrolador é um dos principais componentes do sistema de monitoramento de incêndio. Microprocessadores e microcontroladores de uso geral não podem atender aos requisitos de baixo consumo de energia e baixo custo do chip mestre do nó no sistema de monitoramento de incêndio sem fio.
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Atualmente, no monitoramento precoce de incêndio e alarme de edifícios, a rede cabeada ainda é utilizada. As linhas estão espalhadas por todo o edifício e o custo inicial de instalação é alto. Ao mesmo tempo, a própria linha também apresenta um grande risco de incêndio. Assim, surgiu um novo tipo de sistema de monitoramento de incêndio sem fio, que é prático e rápido de instalar, tem um custo menor e possui um espaço de aplicação maior. O microcontrolador é um dos principais componentes do sistema de monitoramento de incêndio. Microprocessadores e microcontroladores de uso geral não podem atender aos requisitos de baixo consumo de energia e baixo custo do chip mestre do nó no sistema de monitoramento de incêndio sem fio.
Para dominar o núcleo tecnologia do sistema de monitoramento de incêndio sem fio, estabelecer uma plataforma de software e hardware com direitos de propriedade intelectual independentes e promover o desenvolvimento do sistema de monitoramento de incêndio sem fio do meu país, é necessário desenvolver um microprocessador para o sistema de monitoramento de incêndio sem fio. Este artigo concluiu o projeto físico de um chip microcontrolador dedicado ao sistema de detecção de incêndio.
1 arquitetura de chip SW-A
O chip SW-A é um chip controlador híbrido analógico-digital dedicado para sistema de detecção de incêndio sem fio baseado em ARM Cortex-M0. O barramento adota arquitetura AMBA AHB e APB de barramento duplo. A frequência de operação pode atingir até 50 MHz e oferece suporte a vários níveis. Divisão de frequência interna, ele também pode ser executado em uma frequência muito baixa no modo de espera; integrado com uma alta taxa de amostragem de 12 bits de aproximação sucessiva de 8 canais ADC, que pode fazer a varredura sequencialmente a partir de 8 sensores (como temperatura sensor, sensor de fumaça, sensor de intensidade de luz, etc.)) O sinal é diretamente amostrado, convertido e salvo. O programa de detecção principal pode ler os dados amostrados correspondentes ao sensor alvo para processamento e determinar se ocorreu um incêndio.
18 KBSRAM integrado, que pode ser usado como FLASH e RAM de forma flexível para atender ao monitoramento de incêndio e armazenamento de procedimentos de processamento simples. Ele suporta operação ISP (programação no sistema) e operação IAP (programação no aplicativo), o que não é apenas conveniente para atualizar e atualizar o programa principal de monitoramento de incêndio, mas também para otimização de software. A interface inclui interface UART padrão da indústria, interface de comunicação SSI (compatível com SPI, MicroWire e protocolo SSI) e 3 grupos (6 canais) PWM. As interfaces ricas e módulos funcionais fazem com que este chip tenha grande potencial na expansão de funções.
2 Projeto físico do chip SW-A
2.1 O processo de design físico adotado
O projeto físico do chip SW-A é realizado com a ajuda da ferramenta EDA da Synopsys IC Compilador, usando o processo de design típico do IC Compiler. Com base no processo CMOS de 180 nm TSMC (TSMC). Depois que o projeto físico estiver pronto (projetando a biblioteca lógica, configurando a biblioteca física, configurando os arquivos relacionados ao TLU-Plus e configurando a netlist de nível de porta de leitura e restrições de atraso padrão), você pode iniciar o projeto físico e concluir o projeto planejamento (planejamento de projeto), posicionamento, síntese de árvore de relógio, roteamento e acabamento de chip.
2.2 Planejamento do projeto
O planejamento do projeto é uma etapa muito importante no projeto físico do chip; inclui principalmente planta baixa e powerplant.
Em circunstâncias normais, antes do início do layout, os designers geralmente precisam gastar muito tempo na planta baixa e na planta de força. A qualidade do plano de design determina diretamente o consumo de energia do chip, o congestionamento de células padrão, fechamento de temporização, estabilidade da fonte de alimentação, etc. Portanto, o planejamento de design é a etapa com mais repetições e design manual em todo o processo de design físico .
A planta baixa deve completar o layout IO, a colocação do PAD, o posicionamento da macro (incluindo módulos analógicos, unidades de armazenamento, etc.), bem como a forma do chip, congestionamento (congestionamento) e configurações de área. Como um chip de controle orientado ao usuário, o layout do IO deve considerar de forma abrangente as necessidades do usuário e os requisitos de design, e as dimensões vertical e horizontal de diferentes PADs funcionais também são diferentes. Neste artigo, o PAD com dimensões maiores nas direções vertical e horizontal é colocado nos lados norte e sul do chip, e o PAD com um tamanho unidirecional menor é colocado nos lados leste e oeste do chip com o lado grande voltado para sul e norte (ver Figura 2 (a)). Coloque o PAD ao redor do chip com um tamanho maior em ambas as direções (consulte a Figura 2 (b)). Este projeto é muito eficaz na redução da área do chip.
As macros que o chip precisa ser posicionado incluem SRAM, ROM, ADC e ANALOG_TOP. Este artigo considera de forma abrangente sua relação posicional com IO e os localiza ao redor do chip, de modo que uma área em branco possa ser reservada no chip para colocar células padrão. Para garantir a interconexão entre a Macro e o PAD e as unidades padrão, existe apenas uma área em branco ao redor de cada Macro. As unidades padrão não podem ser colocadas nesta área em nenhuma circunstância. Os comandos específicos são os seguintes:
Este chip foi projetado com uma área reservada de 40 μm entre a área central da célula padrão e a Macro e o PAD para colocar o anel de alimentação (PowerRing) e interconectar a fiação. Para evitar que as células padrão se sobreponham, use o comando para garantir que as células padrão só possam ser colocadas em canais com altura superior a 10 μm. Depois de definir o plano de layout do chip, use o comando creat_fp_placement para o pré-layout. Este chip é projetado e produzido usando o processo TSMC 180 nm. Requer um trabalho Voltagem de 1.8 V e uma flutuação de tensão máxima tolerável de ± 10%. Portanto, ao planejar o fornecimento de energia neste artigo, os requisitos de fornecimento de energia do chip e a queda de tensão causada pela linha de interconexão são amplamente considerados (IR-Drop) e uma área de rede de energia menor, dois anéis de energia e 14 cabos de força ( Strap) são projetados. Depois de analisar a rede de energia (Analyze Pow-er Network), a queda de infravermelho máxima deste projeto é de 29.7 mV. A Figura 3 (a) é o plano de design do chip e a Figura 3 (b) é o diagrama de distribuição da queda de tensão do chip.
2.3 layout
A qualidade do posicionamento é a chave para o sucesso ou fracasso do design físico do chip. A principal tarefa do layout é completar o tempo de configuração de colocação e reparo das unidades padrão no projeto. Antes do layout iniciar oficialmente, você precisa usar o comando check_physical_design para verificar se a preparação do layout foi concluída. Deve-se garantir que as posições de todos os Hard Macro e IO sejam fixas; todos os pinos lógicos e físicos no projeto correspondem uns aos outros; todas as unidades lógicas correspondem a eles A unidade física; as dimensões de todas as unidades no design foram fixadas. Para facilitar a interconexão e o roteamento, antes de começar a colocar as células padrão, uma área específica no chip pode ser definida como um bloqueio de posicionamento (bloqueio de posicionamento). As ferramentas ICC têm várias restrições, como proibir células padrão para layout bruto, permitir apenas células padrão para otimização de layout e permitir apenas fiação, etc .; neste projeto, várias áreas de restrição de layout são definidas para facilitar ADC, ANALOG_TOP, etc. Conexão com IO (consulte a Figura 4 (a)).
Depois que o layout estiver pronto, você pode usar o comando place_opt para executar o layout com restrições adicionais. O comando executa local grosso, síntese de rede de alto fanout, otimização física e legalização. Determine a localização da unidade pelas três primeiras etapas (consulte a Figura 4 (b)) e, finalmente, coloque a unidade padrão na posição calculada corretamente por meio da legalização (consulte a Figura 4 (c)). Os comandos específicos para o design físico deste artigo são os seguintes:
As ferramentas são necessárias para reparar outras áreas além do caminho crítico do relógio, com um alto grau de esforço. Use a opção de ferramenta de controle “-congestion” para reduzir o congestionamento do chip tanto quanto possível para facilitar a fiação subsequente, e use a opção “-pow-er” para controlar a otimização da ferramenta. Vazamento de consumo de energia, consumo de energia dinâmica e baixo consumo de energia layout.
Após a conclusão do layout, a utilização da área do chip é mostrada na Tabela 1. O grau de congestionamento está concentrado entre 0.625 e 0.875, e o grau de congestionamento é moderado. Não há desperdício de área do chip devido à baixa utilização do chip nem ao congestionamento excessivo. Isso leva a dificuldades no design subsequente e até mesmo no redesenho.
2.4 Síntese da árvore do relógio
Uma das principais tarefas da Clock Tree Synthesis é controlar o desvio do clock dentro de uma faixa aceitável para garantir o trabalho eficiente e sem erros do chip. A estratégia de síntese da árvore do relógio deste chip é a seguinte: a síntese lógica da árvore do relógio (clock-cts), a síntese física da árvore do relógio (clock-psyn) e a fiação da árvore do relógio (rota do relógio). O estágio de síntese lógica da árvore do relógio completa apenas duas tarefas: calculando o atraso em cada caminho do relógio, a posição e o tamanho do buffer (buffer, inversor) que precisa ser inserido (controlado pela opção de comando -only_cts) são obtidos ; devido à função da rede do relógio, o consumo é responsável por uma proporção muito grande do consumo total de energia, portanto, a otimização do consumo de energia (-power) deve ser realizada durante a síntese da árvore do relógio e nenhuma fiação é realizada neste estágio. Os comandos específicos são os seguintes:
No estágio de síntese física da árvore do relógio, o buffer inserido é colocado em uma posição precisa, a extração RC é realizada e o atraso máximo de inserção, o atraso mínimo de inserção, o desvio máximo do relógio e o tempo máximo de conversão da rede de relógio são verificados por referindo-se ao arquivo de restrição de atraso (SDC). E repare a violação de retenção no design. Para facilitar a fiação da rede sem relógio, a opção -ar-ea_recovery precisa ser adicionada neste momento para reduzir a área de conexão. O consumo de energia ainda é otimizado neste estágio. Ao concluir o roteamento da árvore do relógio, este artigo usa o modelo arnoldi para calcular com precisão o atraso da árvore do relógio e o método iterativo de 15 ciclos para o roteamento do relógio. A Tabela 2 é a situação de temporização do projeto antes da síntese do relógio. É óbvio que existem vários caminhos críticos e muitas violações de tempo de estabelecimento; após a síntese da árvore do relógio ser concluída, a verificação do relógio é executada e nenhuma violação do relógio é encontrada, indicando que a síntese da árvore do relógio foi concluída.
2.5 Fiação e completação do chip
Este artigo separa a fiação e sua otimização. Em primeiro lugar, conclua o roteamento global, o roteamento detalhado e a pesquisa e reparo no estágio inicial de fiação e, em seguida, use algoritmos de topologia para otimizar a fiação e, ao mesmo tempo, o consumo de energia de vazamento atual é otimizado. Para evitar a ocorrência do efeito antena, o projeto de reparo do efeito antena é executado no chip durante o estágio de conclusão do chip. No momento, ainda há áreas em branco no chip e o arquivador precisa ser preenchido para atender aos requisitos de DRC. A Figura 5 é o layout do design físico do chip. A Tabela 3 mostra a área e o consumo de energia do chip. Pode-se observar que a área total é de 2 794 371.012 703 μm2, e o consumo total de energia é 11.635 4 mW. A simulação prova que o chip está operando na freqüência de clock de 50 MHz. Trabalho normal, atende aos requisitos do projeto, prova que este é correto e eficaz.
Conclusão 3
Com base no processo TSMC de 180 nm, este artigo concluiu o projeto físico de um chip microprocessador usado no sistema de monitoramento de incêndio sem fio. Depois de usar diferentes estratégias para completar o planejamento do layout do chip, o layout, a síntese da árvore do relógio e as etapas de design da fiação, os resultados são obtidos. O layout, a área, o consumo de energia e outros relatórios do chip. Após o design físico, os indicadores de design do chip atendem aos requisitos de design, o que prova a exatidão do design físico do chip.
Atualmente, no monitoramento precoce de incêndio e alarme de edifícios, a rede cabeada ainda é utilizada. As linhas estão espalhadas por todo o edifício e o custo inicial de instalação é alto. Ao mesmo tempo, a própria linha também apresenta um grande risco de incêndio. Assim, surgiu um novo tipo de sistema de monitoramento de incêndio sem fio, que é prático e rápido de instalar, tem um custo menor e possui um espaço de aplicação maior. O microcontrolador é um dos principais componentes do sistema de monitoramento de incêndio. Microprocessadores e microcontroladores de uso geral não podem atender aos requisitos de baixo consumo de energia e baixo custo do chip mestre do nó no sistema de monitoramento de incêndio sem fio.
A fim de dominar a tecnologia central do sistema de monitoramento de incêndio sem fio, estabelecer uma plataforma de software e hardware com direitos de propriedade intelectual independente e promover o desenvolvimento do sistema de monitoramento de incêndio sem fio do meu país, é necessário desenvolver um microprocessador para o monitoramento de incêndio sem fio sistema. Este artigo concluiu o projeto físico de um chip microcontrolador dedicado ao sistema de detecção de incêndio.
1 arquitetura de chip SW-A
O chip SW-A é um chip controlador híbrido analógico-digital dedicado para sistema de detecção de incêndio sem fio baseado em ARM Cortex-M0. O barramento adota arquitetura AMBA AHB e APB de barramento duplo. A frequência de operação pode atingir até 50 MHz e oferece suporte a vários níveis. Divisão de frequência interna, ele também pode ser executado em uma frequência muito baixa no modo de espera; embutido em um ADC de 12 canais de aproximação sucessiva de 8 bits de alta taxa de amostragem, que pode escanear sequencialmente a partir de 8 sensores (como sensor de temperatura, sensor de fumaça, sensor de intensidade de luz, etc.)) O sinal é amostrado diretamente, convertido e salvou. O programa de detecção principal pode ler os dados amostrados correspondentes ao sensor alvo para processamento e determinar se ocorreu um incêndio.
18 KBSRAM integrado, que pode ser usado como FLASH e RAM de forma flexível para atender ao monitoramento de incêndio e armazenamento de procedimentos de processamento simples. Ele suporta operação ISP (programação no sistema) e operação IAP (programação no aplicativo), o que não é apenas conveniente para atualizar e atualizar o programa principal de monitoramento de incêndio, mas também para otimização de software. A interface inclui interface UART padrão da indústria, interface de comunicação SSI (compatível com SPI, MicroWire e protocolo SSI) e 3 grupos (6 canais) PWM. As interfaces ricas e módulos funcionais fazem com que este chip tenha grande potencial na expansão de funções.
2 Projeto físico do chip SW-A
2.1 O processo de design físico adotado
O design físico do chip SW-A é realizado com a ajuda da ferramenta EDA da Synopsys IC Compiler, usando o processo de design típico do IC Compiler. Com base no processo CMOS de 180 nm TSMC (TSMC). Depois que o projeto físico estiver pronto (projetando a biblioteca lógica, configurando a biblioteca física, configurando os arquivos relacionados ao TLU-Plus e configurando a netlist de nível de porta de leitura e restrições de atraso padrão), você pode iniciar o projeto físico e concluir o projeto planejamento (planejamento de projeto), posicionamento, síntese de árvore de relógio, roteamento e acabamento de chip.
2.2 Planejamento do projeto
O planejamento do projeto é uma etapa muito importante no projeto físico do chip; inclui principalmente planta baixa e powerplant.
Em circunstâncias normais, antes do início do layout, os designers geralmente precisam gastar muito tempo na planta baixa e na planta de força. A qualidade do plano de design determina diretamente o consumo de energia do chip, o congestionamento de células padrão, fechamento de temporização, estabilidade da fonte de alimentação, etc. Portanto, o planejamento de design é a etapa com mais repetições e design manual em todo o processo de design físico .
A planta baixa deve completar o layout IO, a colocação do PAD, o posicionamento da macro (incluindo módulos analógicos, unidades de armazenamento, etc.), bem como a forma do chip, congestionamento (congestionamento) e configurações de área. Como um chip de controle orientado ao usuário, o layout do IO deve considerar de forma abrangente as necessidades do usuário e os requisitos de design, e as dimensões vertical e horizontal de diferentes PADs funcionais também são diferentes. Neste artigo, o PAD com dimensões maiores nas direções vertical e horizontal é colocado nos lados norte e sul do chip, e o PAD com um tamanho unidirecional menor é colocado nos lados leste e oeste do chip com o lado grande voltado para sul e norte (ver Figura 2 (a)). Coloque o PAD ao redor do chip com um tamanho maior em ambas as direções (consulte a Figura 2 (b)). Este projeto é muito eficaz na redução da área do chip.
As macros que o chip precisa ser posicionado incluem SRAM, ROM, ADC e ANALOG_TOP. Este artigo considera de forma abrangente sua relação posicional com IO e os localiza ao redor do chip, de modo que uma área em branco possa ser reservada no chip para colocar células padrão. Para garantir a interconexão entre a Macro e o PAD e as unidades padrão, existe apenas uma área em branco ao redor de cada Macro. As unidades padrão não podem ser colocadas nesta área em nenhuma circunstância. Os comandos específicos são os seguintes:
Este chip foi projetado com uma área reservada de 40 μm entre a área central da célula padrão e a Macro e o PAD para colocar o anel de alimentação (PowerRing) e interconectar a fiação. Para evitar que as células padrão se sobreponham, use o comando para garantir que as células padrão só possam ser colocadas em canais com altura superior a 10 μm. Depois de definir o plano de layout do chip, use o comando creat_fp_placement para o pré-layout. Este chip é projetado e produzido usando o processo TSMC 180 nm. Requer uma tensão de trabalho de 1.8 V e uma flutuação de tensão máxima tolerável de ± 10%. Portanto, ao planejar o fornecimento de energia neste artigo, os requisitos de fornecimento de energia do chip e a queda de tensão causada pela linha de interconexão são amplamente considerados (IR-Drop) e uma área de rede de energia menor, dois anéis de energia e 14 cabos de força ( Strap) são projetados. Depois de analisar a rede de energia (Analyze Pow-er Network), a queda de infravermelho máxima deste projeto é de 29.7 mV. A Figura 3 (a) é o plano de design do chip e a Figura 3 (b) é o diagrama de distribuição da queda de tensão do chip.
2.3 layout
A qualidade do posicionamento é a chave para o sucesso ou fracasso do design físico do chip. A principal tarefa do layout é completar o tempo de configuração de colocação e reparo das unidades padrão no projeto. Antes do layout iniciar oficialmente, você precisa usar o comando check_physical_design para verificar se a preparação do layout foi concluída. Deve-se garantir que as posições de todos os Hard Macro e IO sejam fixas; todos os pinos lógicos e físicos no projeto correspondem uns aos outros; todas as unidades lógicas correspondem a eles A unidade física; as dimensões de todas as unidades no design foram fixadas. Para facilitar a interconexão e o roteamento, antes de começar a colocar as células padrão, uma área específica no chip pode ser definida como um bloqueio de posicionamento (bloqueio de posicionamento). As ferramentas ICC têm várias restrições, como proibir células padrão para layout bruto, permitir apenas células padrão para otimização de layout e permitir apenas fiação, etc .; neste projeto, várias áreas de restrição de layout são definidas para facilitar ADC, ANALOG_TOP, etc. Conexão com IO (consulte a Figura 4 (a)).
Depois que o layout estiver pronto, você pode usar o comando place_opt para executar o layout com restrições adicionais. O comando executa local grosso, síntese de rede de alto fanout, otimização física e legalização. Determine a localização da unidade pelas três primeiras etapas (consulte a Figura 4 (b)) e, finalmente, coloque a unidade padrão na posição calculada corretamente por meio da legalização (consulte a Figura 4 (c)). Os comandos específicos para o design físico deste artigo são os seguintes:
As ferramentas são necessárias para reparar outras áreas além do caminho crítico do relógio, com um alto grau de esforço. Use a opção de ferramenta de controle “-congestion” para reduzir o congestionamento do chip tanto quanto possível para facilitar a fiação subsequente, e use a opção “-pow-er” para controlar a otimização da ferramenta. Vazamento de consumo de energia, consumo de energia dinâmica e baixo consumo de energia layout.
Após a conclusão do layout, a utilização da área do chip é mostrada na Tabela 1. O grau de congestionamento está concentrado entre 0.625 e 0.875, e o grau de congestionamento é moderado. Não há desperdício de área do chip devido à baixa utilização do chip nem ao congestionamento excessivo. Isso leva a dificuldades no design subsequente e até mesmo no redesenho.
2.4 Síntese da árvore do relógio
Uma das principais tarefas da Clock Tree Synthesis é controlar o desvio do clock dentro de uma faixa aceitável para garantir o trabalho eficiente e sem erros do chip. A estratégia de síntese da árvore do relógio deste chip é a seguinte: a síntese lógica da árvore do relógio (clock-cts), a síntese física da árvore do relógio (clock-psyn) e a fiação da árvore do relógio (rota do relógio). O estágio de síntese lógica da árvore do relógio completa apenas duas tarefas: calculando o atraso em cada caminho do relógio, a posição e o tamanho do buffer (buffer, inversor) que precisa ser inserido (controlado pela opção de comando -only_cts) são obtidos ; devido à função da rede do relógio, o consumo é responsável por uma proporção muito grande do consumo total de energia, portanto, a otimização do consumo de energia (-power) deve ser realizada durante a síntese da árvore do relógio e nenhuma fiação é realizada neste estágio. Os comandos específicos são os seguintes:
No estágio de síntese física da árvore do relógio, o buffer inserido é colocado em uma posição precisa, a extração RC é realizada e o atraso máximo de inserção, o atraso mínimo de inserção, o desvio máximo do relógio e o tempo máximo de conversão da rede de relógio são verificados por referindo-se ao arquivo de restrição de atraso (SDC). E repare a violação de retenção no design. Para facilitar a fiação da rede sem relógio, a opção -ar-ea_recovery precisa ser adicionada neste momento para reduzir a área de conexão. O consumo de energia ainda é otimizado neste estágio. Ao concluir o roteamento da árvore do relógio, este artigo usa o modelo arnoldi para calcular com precisão o atraso da árvore do relógio e o método iterativo de 15 ciclos para o roteamento do relógio. A Tabela 2 mostra a situação de temporização do projeto antes da síntese do relógio. É óbvio que existem vários caminhos críticos e muitas violações de tempo de estabelecimento; após a síntese da árvore do relógio ser concluída, o relógio é verificado novamente e nenhuma violação do relógio é encontrada, indicando que a síntese da árvore do relógio está completa.
2.5 Fiação e completação do chip
Este artigo separa o roteamento da otimização. Em primeiro lugar, complete o roteamento global, o roteamento detalhado e a pesquisa e reparo no estágio de roteamento inicial e, em seguida, use algoritmos de topologia para otimizar o roteamento e, ao mesmo tempo, o consumo de energia de vazamento atual é otimizado. Para evitar a ocorrência do efeito antena, o projeto de reparo do efeito antena é executado no chip durante o estágio de conclusão do chip. No momento, ainda há áreas em branco no chip e o arquivador precisa ser preenchido para atender aos requisitos de DRC. A Figura 5 é o layout de design físico do chip e a Tabela 3 é a área e o consumo de energia do chip. Pode-se observar que a área total é de 2 794 371.012 703 μm2, e o consumo total de energia é 11.635 4 mW. A simulação prova que o chip está operando na freqüência de clock de 50 MHz. Trabalho normal, atende aos requisitos do projeto, prova que este é correto e eficaz.
Conclusão 3
Com base no processo TSMC de 180 nm, este artigo concluiu o projeto físico de um chip microprocessador usado no sistema de monitoramento de incêndio sem fio. Depois de usar diferentes estratégias para completar o planejamento do layout do chip, o layout, a síntese da árvore do relógio e as etapas de design da fiação, os resultados são obtidos. O layout, a área, o consumo de energia e outros relatórios do chip. Após o design físico, os indicadores de design do chip atendem aos requisitos de design, o que prova a exatidão do design físico do chip.