"현재 건물의 조기 화재 모니터링 및 경보에서 유선 네트워크가 여전히 사용됩니다. 건물 전체에 선이 흩어져 있고 초기 설치 비용이 높습니다. 동시에 라인 자체도 큰 화재 위험이 있습니다. 따라서 설치가 간편하고 빠르며 비용이 저렴하고 적용 공간이 더 넓은 새로운 유형의 무선 화재 감시 시스템이 등장했습니다. 마이크로 컨트롤러는 화재 모니터링 시스템의 핵심 구성 요소 중 하나입니다. 범용 마이크로프로세서 및 마이크로컨트롤러는 무선 화재 감시 시스템에서 노드 마스터 칩의 저전력 소비 및 저비용 요구 사항을 충족할 수 없습니다.
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현재 건물의 조기 화재 모니터링 및 경보에서 유선 네트워크가 여전히 사용됩니다. 건물 전체에 선이 흩어져 있고 초기 설치 비용이 높습니다. 동시에 라인 자체도 큰 화재 위험이 있습니다. 따라서 설치가 간편하고 빠르며 비용이 저렴하고 적용 공간이 더 넓은 새로운 유형의 무선 화재 감시 시스템이 등장했습니다. 마이크로 컨트롤러는 화재 모니터링 시스템의 핵심 구성 요소 중 하나입니다. 범용 마이크로프로세서 및 마이크로컨트롤러는 무선 화재 감시 시스템에서 노드 마스터 칩의 저전력 소비 및 저비용 요구 사항을 충족할 수 없습니다.
핵심을 마스터하기 위해서는 technology 무선 화재 감시 시스템을 개발하기 위해서는 독립적인 지적재산권을 가진 소프트웨어 및 하드웨어 플랫폼을 구축하고, 우리나라 무선 화재 감시 시스템의 발전을 촉진하기 위해서는 무선 화재 감시 시스템을 위한 마이크로프로세서의 개발이 필요하다. 본 기사에서는 화재 감지 시스템 전용 마이크로 컨트롤러 칩의 물리적 설계를 완료했습니다.
1 SW-A 칩 아키텍처
SW-A 칩은 ARM Cortex-M0 기반의 무선 화재 감지 시스템 전용 디지털-아날로그 하이브리드 컨트롤러 칩입니다. 버스는 AMBA AHB 및 APB 이중 버스 아키텍처를 채택합니다. 작동 주파수는 최대 50MHz에 도달할 수 있으며 여러 레벨을 지원합니다. 내부 주파수 분할, 대기 모드에서 매우 낮은 주파수에서도 실행할 수 있습니다. 높은 샘플링 속도 내장 12비트 연속 근사 8채널 ADC, 8개 센서(예: 온도 감지기, 연기 센서, 조도 센서 등)) 신호를 직접 샘플링, 변환 및 저장합니다. 메인 감지 프로그램은 처리 대상 센서에 해당하는 샘플링된 데이터를 읽고 화재 발생 여부를 판단할 수 있습니다.
FLASH 및 RAM으로 유연하게 사용할 수 있는 내장 18 KBSRAM은 화재 모니터링 및 간단한 처리 절차의 저장을 충족합니다. ISP(in-system programming) 운영과 IAP(in-application programming) 운영을 지원하여 주요 화재감시 프로그램의 업데이트 및 업그레이드 뿐만 아니라 소프트웨어 최적화에도 편리합니다. 인터페이스에는 산업 표준 UART 인터페이스, SSI 통신 인터페이스(SPI, MicroWire 및 SSI 프로토콜 지원) 및 3그룹(6채널) PWM이 포함됩니다. 풍부한 인터페이스와 기능적 모듈은 이 칩이 기능 확장에 있어 큰 잠재력을 갖도록 합니다.
2 SW-A 칩의 물리적 설계
2.1 물리적 설계 프로세스 채택
SW-A 칩의 물리적 설계는 Synopsys의 EDA 도구를 사용하여 수행됩니다. IC IC Compiler의 일반적인 설계 프로세스를 사용하는 컴파일러. TSMC(TSMC) 180nm CMOS 공정을 기반으로 합니다. 물리적 설계가 준비되면(로직 라이브러리 설계, 물리적 라이브러리 설정, TLU-Plus 관련 파일 설정, 읽기 게이트 수준 넷리스트 및 표준 지연 제약 설정) 물리적 설계를 시작하고 설계를 완료할 수 있습니다. 계획(Designplanning), 배치, 클록 트리 합성, 라우팅 및 칩 마감.
2.2 디자인 기획
설계 계획은 칩의 물리적 설계에서 매우 중요한 단계입니다. 주로 Floorplan과 Powerplant가 포함됩니다.
일반적인 상황에서는 레이아웃이 시작되기 전에 디자이너가 평면도와 전원 계획에 많은 시간을 할애해야 하는 경우가 많습니다. 설계 계획의 품질은 칩의 전력 소모, 표준 셀의 혼잡, 타이밍 클로저, 전원 안정성 등을 직접적으로 결정한다. 따라서 설계 계획은 전체 물리적 설계 과정에서 가장 반복적이고 수동적인 설계가 많은 단계이다. .
평면도는 IO 레이아웃, PAD 배치, 매크로(아날로그 모듈, 저장 장치 등 포함) 위치 지정, 칩 모양, 혼잡(혼잡) 및 영역 설정을 완료해야 합니다. 사용자 중심의 제어 칩으로서 IO의 레이아웃은 사용자 요구와 설계 요구 사항을 종합적으로 고려해야 하며 다른 기능 PAD의 수직 및 수평 치수도 다릅니다. 본 논문에서는 수직 및 수평 방향 모두에서 더 큰 치수의 PAD를 칩의 북쪽과 남쪽에 배치하고 더 작은 단방향 크기의 PAD를 큰 측면이 있는 칩의 동쪽과 서쪽에 배치합니다. 남쪽과 북쪽을 향하고 있습니다(그림 2(a) 참조). 양방향으로 더 큰 크기의 칩 주위에 PAD를 배치합니다(그림 2(b) 참조). 이 디자인은 칩의 면적을 줄이는 데 매우 효과적입니다.
칩이 위치해야 하는 매크로에는 SRAM, ROM, ADC 및 ANALOG_TOP이 있습니다. 이 기사에서는 IO와의 위치 관계를 종합적으로 고려하고 칩 주변에 배치하여 표준 셀을 배치하기 위해 칩에 빈 영역을 예약할 수 있습니다. 매크로와 PAD 및 표준 장치 간의 상호 연결을 보장하기 위해 각 매크로 주변에는 빈 영역만 있습니다. 표준 유닛은 어떤 경우에도 이 영역에 배치할 수 없습니다. 구체적인 명령은 다음과 같습니다.
이 칩은 전원링(PowerRing)을 배치하고 배선을 연결하기 위해 표준 셀의 코어 영역과 매크로 및 PAD 사이에 40μm의 예비 영역으로 설계되었습니다. 표준 셀이 겹치는 것을 방지하기 위해 명령을 사용하여 표준 셀이 높이가 10μm보다 큰 채널에만 배치될 수 있도록 합니다. 칩 레이아웃 계획을 설정한 후 사전 레이아웃을 위해 creat_fp_placement 명령을 사용합니다. 이 칩은 TSMC 180nm 공정을 사용하여 설계 및 생산되었습니다. 작업이 필요합니다 전압 1.8V 및 ±10%의 허용 가능한 최대 전압 변동. 따라서 이 기사에서 전원 공급 장치를 계획할 때 칩의 전원 요구 사항과 상호 연결 라인으로 인한 전압 강하( IR-Drop) 및 더 작은 전원 네트워크 영역, 14개의 전원 링 및 29.7개의 전원 스트랩( 스트랩)가 디자인 되어 있습니다. 전력 네트워크 분석(Analyze Power Network) 후 이 설계의 최대 IR-Drop은 3mV입니다. 그림 3(a)는 칩의 설계도이고, 그림 XNUMX(b)는 칩의 전압 강하 분포도이다.
2.3 레이아웃
배치의 품질은 칩의 물리적 설계의 성패를 좌우합니다. 레이아웃의 주요 작업은 디자인에서 표준 단위를 배치하고 수리하는 설정 시간을 완료하는 것입니다. 레이아웃이 공식적으로 시작되기 전에 check_physical_design 명령을 사용하여 레이아웃 준비가 완료되었는지 확인해야 합니다. 모든 하드 매크로 및 IO의 위치가 고정되어 있는지 확인해야 합니다. 디자인의 모든 논리적 핀과 물리적 핀은 서로 일치합니다. 모든 논리 단위는 물리적 단위에 해당합니다. 디자인의 모든 유닛의 치수가 수정되었습니다. 상호 연결 및 라우팅을 용이하게 하기 위해 표준 셀 배치를 시작하기 전에 칩의 특정 영역을 Place-ment Blockage(Place-ment Blockage)로 설정할 수 있습니다. ICC 도구에는 대략적인 레이아웃을 위한 표준 셀 금지, 레이아웃 최적화를 위한 표준 셀만 허용, 배선만 허용 등 다양한 제한 사항이 있습니다. 이 설계에서는 ADC, ANALOG_TOP 등을 용이하게 하기 위해 여러 레이아웃 제한 영역을 설정합니다. IO와의 연결(그림 4(a) 참조).
레이아웃이 준비되면 place_opt 명령을 사용하여 추가 제약 조건으로 레이아웃을 수행할 수 있습니다. 이 명령은 거친 장소, 높은 팬아웃 네트 합성, 물리적 최적화 및 합법화를 실행합니다. 처음 4단계(그림 4(b) 참조)로 단위 위치를 결정하고, 마지막으로 합법화를 통해 표준 단위를 계산된 위치에 올바르게 배치합니다(그림 XNUMX(c) 참조). 이 문서의 물리적 디자인을 위한 특정 명령은 다음과 같습니다.
중요한 클럭 경로 이외의 영역을 수리하려면 많은 노력을 기울여야 하는 도구가 필요합니다. "-congestion" 제어 도구를 사용하여 칩의 혼잡을 최대한 줄여 후속 배선을 용이하게 하고 옵션 "-power-er"를 사용하여 도구 최적화 제어 누설 전력 소비, 동적 전력 소비 및 저전력 형세.
레이아웃이 완료된 후 칩의 면적 활용은 표 1과 같습니다. 혼잡 정도는 0.625에서 0.875 사이에 집중되어 있으며 혼잡 정도는 보통입니다. 낮은 칩 활용도나 과도한 혼잡으로 인한 칩 면적 낭비가 없습니다. 이는 후속 설계 및 재설계의 어려움으로 이어집니다.
2.4 클럭 트리 합성
클록 트리 합성의 주요 작업 중 하나는 칩의 효율적이고 오류 없는 작업을 보장하기 위해 허용 가능한 범위 내에서 클록 편차를 제어하는 것입니다. 이 칩의 클록 트리 합성 전략은 클록 트리의 논리 합성(clock-cts), 클록 트리의 물리적 합성(clock-psyn) 및 클록 트리의 배선(clock-route)입니다. 클록 트리의 논리 합성 단계는 두 가지 작업만 완료합니다. 각 클록 경로의 지연을 계산하여 삽입해야 하는 버퍼(버퍼, 인버터)의 위치와 크기(-only_cts 명령 옵션으로 제어)를 얻습니다. ; 클럭 네트워크의 기능으로 인해 소비는 전체 소비 전력의 매우 큰 부분을 차지하므로 클럭 트리 합성 시 소비 전력 최적화(-power)를 수행해야 하며 이 단계에서는 배선이 수행되지 않습니다. 구체적인 명령은 다음과 같습니다.
클록 트리의 물리적 합성 단계에서는 삽입된 버퍼를 정확한 위치에 놓고 RC 추출을 수행하여 클록 네트워크의 최대 삽입 지연, 최소 삽입 지연, 최대 클록 편차, 최대 변환 시간을 확인한다. 지연 제약 파일(SDC)을 참조하십시오. 그리고 디자인에서 홀드 위반을 수정합니다. non-clock 네트워크의 배선을 용이하게 하기 위해 이 때 -ar-ea_recovery 옵션을 추가하여 연결 면적을 줄여야 합니다. 전력 소비는 이 단계에서 여전히 최적화되어 있습니다. 클록 트리 라우팅을 완료할 때 이 기사에서는 아놀디 모델을 사용하여 클록 트리의 지연을 정확하게 계산하고 클록 라우팅을 위한 15사이클 반복 방법을 사용합니다. 표 2는 클록 합성 전 설계의 타이밍 상황이다. 중요한 경로가 여러 개 있고 설정 시간 위반이 많다는 것은 분명합니다. 클럭 트리 합성이 완료된 후 클럭 검사가 수행되고 클럭 위반이 발견되지 않아 클럭 트리 합성이 완료되었음을 나타냅니다.
2.5 배선 및 칩 완성
이 기사에서는 배선과 그 최적화를 구분합니다. 먼저 배선 초기 단계에서 전역 라우팅, 세부 라우팅 및 검색 및 수리를 완료한 다음 토폴로지 알고리즘을 사용하여 배선을 최적화함과 동시에 누설 전류 소비 전력을 최적화합니다. 안테나 효과의 발생을 방지하기 위해 칩 완성 단계에서 칩에 안테나 효과 수리 설계를 수행합니다. 현재 칩에는 여전히 빈 공간이 있으며 DRC 요구 사항을 충족하려면 파일러를 채워야 합니다. 그림 5는 칩의 물리적 설계 레이아웃입니다. 표 3은 칩의 면적과 소비전력이다. 총 면적은 2 794 371.012 703 μm2이고 총 소비 전력은 11.635 4 mW임을 알 수 있습니다. 시뮬레이션은 칩이 50MHz의 클록 주파수에서 작동한다는 것을 증명합니다. 정상 작동은 설계 요구 사항을 충족하고 이 설계가 정확하고 효과적임을 증명합니다.
3 결론
본 논문은 TSMC 180nm 공정을 기반으로 무선 화재감시시스템에 사용되는 마이크로프로세서 칩의 물리적 설계를 완성하였다. 다양한 전략을 사용하여 칩 레이아웃 계획, 레이아웃, 클록 트리 합성 및 배선 설계 단계를 완료한 후 결과를 얻습니다. 레이아웃, 면적, 전력 소비 및 기타 칩 보고서. 물리적 설계 후 칩의 설계 지표는 설계 요구 사항을 충족하여 칩의 물리적 설계의 정확성을 증명합니다.
현재 건물의 조기 화재 모니터링 및 경보에서 유선 네트워크가 여전히 사용됩니다. 건물 전체에 선이 흩어져 있고 초기 설치 비용이 높습니다. 동시에 라인 자체도 큰 화재 위험이 있습니다. 따라서 설치가 간편하고 빠르며 비용이 저렴하고 적용 공간이 더 넓은 새로운 유형의 무선 화재 감시 시스템이 등장했습니다. 마이크로 컨트롤러는 화재 모니터링 시스템의 핵심 구성 요소 중 하나입니다. 범용 마이크로프로세서 및 마이크로컨트롤러는 무선 화재 감시 시스템에서 노드 마스터 칩의 저전력 소비 및 저비용 요구 사항을 충족할 수 없습니다.
무선화재감시시스템의 핵심기술을 숙달하고 독립적인 지적재산권을 가진 소프트웨어 및 하드웨어 플랫폼을 구축하며 우리나라 무선화재감시시스템의 발전을 촉진하기 위해서는 무선화재감시용 마이크로프로세서의 개발이 필요하다 체계. 이 기사에서는 화재 감지 시스템 전용 마이크로컨트롤러 칩의 물리적 설계를 완료했습니다.
1 SW-A 칩 아키텍처
SW-A 칩은 ARM Cortex-M0 기반의 무선 화재 감지 시스템 전용 디지털-아날로그 하이브리드 컨트롤러 칩입니다. 버스는 AMBA AHB 및 APB 이중 버스 아키텍처를 채택합니다. 작동 주파수는 최대 50MHz에 도달할 수 있으며 여러 레벨을 지원합니다. 내부 주파수 분할, 대기 모드에서 매우 낮은 주파수에서도 실행할 수 있습니다. 내장된 높은 샘플링 속도 12비트 연속 근사 8채널 ADC, 8개의 센서(예: 온도 센서, 연기 센서, 광도 센서 등)에서 순차적으로 스캔 가능) 신호는 직접 샘플링, 변환 및 저장. 메인 감지 프로그램은 처리 대상 센서에 해당하는 샘플링된 데이터를 읽고 화재 발생 여부를 판단할 수 있습니다.
FLASH 및 RAM으로 유연하게 사용할 수 있는 내장 18 KBSRAM은 화재 모니터링 및 간단한 처리 절차의 저장을 충족합니다. ISP(in-system programming) 운영과 IAP(in-application programming) 운영을 지원하여 주요 화재감시 프로그램의 업데이트 및 업그레이드 뿐만 아니라 소프트웨어 최적화에도 편리합니다. 인터페이스에는 산업 표준 UART 인터페이스, SSI 통신 인터페이스(SPI, MicroWire 및 SSI 프로토콜 지원) 및 3그룹(6채널) PWM이 포함됩니다. 풍부한 인터페이스와 기능적 모듈은 이 칩이 기능 확장에 있어 큰 잠재력을 갖도록 합니다.
2 SW-A 칩의 물리적 설계
2.1 물리적 설계 프로세스 채택
SW-A 칩의 물리적 설계는 IC Compiler의 일반적인 설계 프로세스를 사용하여 Synopsys의 EDA 도구 IC Compiler를 사용하여 수행됩니다. TSMC(TSMC) 180nm CMOS 공정을 기반으로 합니다. 물리적 설계가 준비되면(로직 라이브러리 설계, 물리적 라이브러리 설정, TLU-Plus 관련 파일 설정, 읽기 게이트 수준 넷리스트 및 표준 지연 제약 설정) 물리적 설계를 시작하고 설계를 완료할 수 있습니다. 계획(Designplanning), 배치, 클록 트리 합성, 라우팅 및 칩 마감.
2.2 디자인 기획
설계 계획은 칩의 물리적 설계에서 매우 중요한 단계입니다. 주로 Floorplan과 Powerplant가 포함됩니다.
일반적인 상황에서는 레이아웃이 시작되기 전에 디자이너가 평면도와 전원 계획에 많은 시간을 할애해야 하는 경우가 많습니다. 설계 계획의 품질은 칩의 전력 소모, 표준 셀의 혼잡, 타이밍 클로저, 전원 안정성 등을 직접적으로 결정한다. 따라서 설계 계획은 전체 물리적 설계 과정에서 가장 반복적이고 수동적인 설계가 많은 단계이다. .
평면도는 IO 레이아웃, PAD 배치, 매크로(아날로그 모듈, 저장 장치 등 포함) 위치 지정, 칩 모양, 혼잡(혼잡) 및 영역 설정을 완료해야 합니다. 사용자 중심의 제어 칩으로서 IO의 레이아웃은 사용자 요구와 설계 요구 사항을 종합적으로 고려해야 하며 다른 기능 PAD의 수직 및 수평 치수도 다릅니다. 본 논문에서는 수직 및 수평 방향 모두에서 더 큰 치수의 PAD를 칩의 북쪽과 남쪽에 배치하고 더 작은 단방향 크기의 PAD를 큰 측면이 있는 칩의 동쪽과 서쪽에 배치합니다. 남쪽과 북쪽을 향하고 있습니다(그림 2(a) 참조). 양방향으로 더 큰 크기의 칩 주위에 PAD를 배치합니다(그림 2(b) 참조). 이 디자인은 칩의 면적을 줄이는 데 매우 효과적입니다.
칩이 위치해야 하는 매크로에는 SRAM, ROM, ADC 및 ANALOG_TOP이 있습니다. 이 기사에서는 IO와의 위치 관계를 종합적으로 고려하고 칩 주변에 배치하여 표준 셀을 배치하기 위해 칩에 빈 영역을 예약할 수 있습니다. 매크로와 PAD 및 표준 장치 간의 상호 연결을 보장하기 위해 각 매크로 주변에는 빈 영역만 있습니다. 표준 유닛은 어떤 경우에도 이 영역에 배치할 수 없습니다. 구체적인 명령은 다음과 같습니다.
이 칩은 전원링(PowerRing)을 배치하고 배선을 연결하기 위해 표준 셀의 코어 영역과 매크로 및 PAD 사이에 40μm의 예비 영역으로 설계되었습니다. 표준 셀이 겹치는 것을 방지하기 위해 명령을 사용하여 표준 셀이 높이가 10μm보다 큰 채널에만 배치될 수 있도록 합니다. 칩 레이아웃 계획을 설정한 후 사전 레이아웃을 위해 creat_fp_placement 명령을 사용합니다. 이 칩은 TSMC 180nm 공정을 사용하여 설계 및 생산되었습니다. 1.8V의 작동 전압과 ±10%의 허용 가능한 최대 전압 변동이 필요합니다. 따라서 이 기사에서 전원 공급 장치를 계획할 때 칩의 전원 요구 사항과 상호 연결 라인으로 인한 전압 강하( IR-Drop) 및 더 작은 전원 네트워크 영역, 14개의 전원 링 및 29.7개의 전원 스트랩( 스트랩)가 디자인 되어 있습니다. 전력 네트워크 분석(Analyze Power Network) 후 이 설계의 최대 IR-Drop은 3mV입니다. 그림 3(a)는 칩의 설계도이고, 그림 XNUMX(b)는 칩의 전압 강하 분포도이다.
2.3 레이아웃
배치의 품질은 칩의 물리적 설계의 성패를 좌우합니다. 레이아웃의 주요 작업은 디자인에서 표준 단위를 배치하고 수리하는 설정 시간을 완료하는 것입니다. 레이아웃이 공식적으로 시작되기 전에 check_physical_design 명령을 사용하여 레이아웃 준비가 완료되었는지 확인해야 합니다. 모든 하드 매크로 및 IO의 위치가 고정되어 있는지 확인해야 합니다. 디자인의 모든 논리적 핀과 물리적 핀은 서로 일치합니다. 모든 논리 단위는 물리적 단위에 해당합니다. 디자인의 모든 유닛의 치수가 수정되었습니다. 상호 연결 및 라우팅을 용이하게 하기 위해 표준 셀 배치를 시작하기 전에 칩의 특정 영역을 Place-ment Blockage(Place-ment Blockage)로 설정할 수 있습니다. ICC 도구에는 대략적인 레이아웃을 위한 표준 셀 금지, 레이아웃 최적화를 위한 표준 셀만 허용, 배선만 허용 등 다양한 제한 사항이 있습니다. 이 설계에서는 ADC, ANALOG_TOP 등을 용이하게 하기 위해 여러 레이아웃 제한 영역을 설정합니다. IO와의 연결(그림 4(a) 참조).
레이아웃이 준비되면 place_opt 명령을 사용하여 추가 제약 조건으로 레이아웃을 수행할 수 있습니다. 이 명령은 거친 장소, 높은 팬아웃 네트 합성, 물리적 최적화 및 합법화를 실행합니다. 처음 4단계(그림 4(b) 참조)로 단위 위치를 결정하고, 마지막으로 합법화를 통해 표준 단위를 계산된 위치에 올바르게 배치합니다(그림 XNUMX(c) 참조). 이 문서의 물리적 디자인을 위한 특정 명령은 다음과 같습니다.
중요한 클럭 경로 이외의 영역을 수리하려면 많은 노력을 기울여야 하는 도구가 필요합니다. "-congestion" 제어 도구를 사용하여 칩의 혼잡을 최대한 줄여 후속 배선을 용이하게 하고 옵션 "-power-er"를 사용하여 도구 최적화 제어 누설 전력 소비, 동적 전력 소비 및 저전력 형세.
레이아웃이 완료된 후 칩의 면적 활용은 표 1과 같습니다. 혼잡 정도는 0.625에서 0.875 사이에 집중되어 있으며 혼잡 정도는 보통입니다. 낮은 칩 활용도나 과도한 혼잡으로 인한 칩 면적 낭비가 없습니다. 이는 후속 설계 및 재설계의 어려움으로 이어집니다.
2.4 클럭 트리 합성
클록 트리 합성의 주요 작업 중 하나는 칩의 효율적이고 오류 없는 작업을 보장하기 위해 허용 가능한 범위 내에서 클록 편차를 제어하는 것입니다. 이 칩의 클록 트리 합성 전략은 클록 트리의 논리 합성(clock-cts), 클록 트리의 물리적 합성(clock-psyn) 및 클록 트리의 배선(clock-route)입니다. 클록 트리의 논리 합성 단계는 두 가지 작업만 완료합니다. 각 클록 경로의 지연을 계산하여 삽입해야 하는 버퍼(버퍼, 인버터)의 위치와 크기(-only_cts 명령 옵션으로 제어)를 얻습니다. ; 클럭 네트워크의 기능으로 인해 소비는 전체 소비 전력의 매우 큰 부분을 차지하므로 클럭 트리 합성 시 소비 전력 최적화(-power)를 수행해야 하며 이 단계에서는 배선이 수행되지 않습니다. 구체적인 명령은 다음과 같습니다.
클록 트리의 물리적 합성 단계에서는 삽입된 버퍼를 정확한 위치에 놓고 RC 추출을 수행하여 클록 네트워크의 최대 삽입 지연, 최소 삽입 지연, 최대 클록 편차, 최대 변환 시간을 확인한다. 지연 제약 파일(SDC)을 참조하십시오. 그리고 디자인에서 홀드 위반을 수정합니다. non-clock 네트워크의 배선을 용이하게 하기 위해 이 때 -ar-ea_recovery 옵션을 추가하여 연결 면적을 줄여야 합니다. 전력 소비는 이 단계에서 여전히 최적화되어 있습니다. 클록 트리 라우팅을 완료할 때 이 기사에서는 아놀디 모델을 사용하여 클록 트리의 지연을 정확하게 계산하고 클록 라우팅을 위한 15사이클 반복 방법을 사용합니다. 표 2는 클록 합성 전 설계의 타이밍 상황을 보여준다. 여러 중요한 경로가 있고 많은 설정 시간 위반이 있음이 분명합니다. 클럭 트리 합성이 완료된 후 클럭을 다시 확인하고 클럭 위반이 발견되지 않아 클럭 트리 합성이 완료되었음을 나타냅니다.
2.5 배선 및 칩 완성
이 문서에서는 라우팅과 최적화를 구분합니다. 먼저 초기 라우팅 단계에서 전역 라우팅, 세부 라우팅 및 검색 및 수리를 완료한 다음 토폴로지 알고리즘을 사용하여 라우팅을 최적화함과 동시에 현재 누설 전력 소비를 최적화합니다. 안테나 효과의 발생을 방지하기 위해 칩 완성 단계에서 칩에 안테나 효과 수리 설계를 수행합니다. 현재 칩에는 여전히 빈 공간이 있으며 DRC 요구 사항을 충족하려면 파일러를 채워야 합니다. 그림 5는 칩의 물리적 설계 레이아웃이고, 표 3은 칩의 면적과 소비전력이다. 총 면적은 2 794 371.012 703 μm2이고 총 소비 전력은 11.635 4 mW임을 알 수 있습니다. 시뮬레이션은 칩이 50MHz의 클록 주파수에서 작동하고 있음을 증명합니다. 정상 작동, 설계 요구 사항 충족, 이 설계가 정확하고 효과적임을 증명합니다.
3 결론
본 논문은 TSMC 180nm 공정을 기반으로 무선 화재감시시스템에 사용되는 마이크로프로세서 칩의 물리적 설계를 완성하였다. 다양한 전략을 사용하여 칩 레이아웃 계획, 레이아웃, 클록 트리 합성 및 배선 설계 단계를 완료한 후 결과를 얻습니다. 레이아웃, 면적, 전력 소비 및 기타 칩 보고서. 물리적 설계 후 칩의 설계 지표는 설계 요구 사항을 충족하여 칩의 물리적 설계의 정확성을 증명합니다.