"Saat ini, dalam pemantauan dini kebakaran dan alarm bangunan, jaringan kabel masih digunakan. Garis tersebar di seluruh gedung dan biaya pemasangan awal tinggi. Pada saat yang sama, saluran itu sendiri juga merupakan bahaya kebakaran yang hebat. Oleh karena itu, jenis baru sistem pemantauan kebakaran nirkabel muncul, yang nyaman dan cepat untuk dipasang, dan biayanya lebih rendah, dan memiliki ruang aplikasi yang lebih besar. Mikrokontroler merupakan salah satu komponen inti dari sistem pemantauan kebakaran. Mikroprosesor dan mikrokontroler serba guna tidak dapat memenuhi konsumsi daya rendah dan persyaratan biaya rendah dari chip master node dalam sistem pemantauan kebakaran nirkabel.
"
Saat ini, dalam pemantauan dini kebakaran dan alarm bangunan, jaringan kabel masih digunakan. Garis tersebar di seluruh gedung dan biaya pemasangan awal tinggi. Pada saat yang sama, saluran itu sendiri juga merupakan bahaya kebakaran yang hebat. Oleh karena itu, jenis baru sistem pemantauan kebakaran nirkabel muncul, yang nyaman dan cepat untuk dipasang, dan biayanya lebih rendah, dan memiliki ruang aplikasi yang lebih besar. Mikrokontroler merupakan salah satu komponen inti dari sistem pemantauan kebakaran. Mikroprosesor dan mikrokontroler serba guna tidak dapat memenuhi konsumsi daya rendah dan persyaratan biaya rendah dari chip master node dalam sistem pemantauan kebakaran nirkabel.
Untuk menguasai intinya teknologi dari sistem pemantauan kebakaran nirkabel, membangun platform perangkat lunak dan perangkat keras dengan hak kekayaan intelektual independen, dan mempromosikan pengembangan sistem pemantauan kebakaran nirkabel di negara saya, maka perlu untuk mengembangkan mikroprosesor untuk sistem pemantauan kebakaran nirkabel. Artikel ini telah menyelesaikan desain fisik chip mikrokontroler yang didedikasikan untuk sistem deteksi kebakaran.
1 arsitektur chip SW-A
Chip SW-A adalah chip pengontrol hibrida digital-analog khusus untuk sistem deteksi kebakaran nirkabel berbasis ARM Cortex-M0. Bus mengadopsi arsitektur dual-bus AMBA AHB dan APB. Frekuensi operasi dapat mencapai hingga 50 MHz dan mendukung beberapa level. Pembagian frekuensi internal, juga dapat berjalan pada frekuensi yang sangat rendah dalam mode siaga; built-in sampling rate yang tinggi 12-bit berturut-turut perkiraan 8-channel ADC, yang berurutan dapat memindai dari 8 sensor (seperti suhu Sensor, sensor asap, sensor intensitas cahaya, dll.) ) Sinyal langsung diambil sampelnya, diubah, dan disimpan. Program deteksi utama dapat membaca data sampel yang sesuai dengan sensor target untuk diproses dan menentukan apakah telah terjadi kebakaran.
Built-in 18 KBSRAM, yang dapat digunakan sebagai FLASH dan RAM secara fleksibel untuk memenuhi pemantauan kebakaran dan penyimpanan prosedur pemrosesan sederhana. Ini mendukung operasi ISP (pemrograman dalam sistem) dan operasi IAP (pemrograman dalam aplikasi), yang tidak hanya nyaman untuk memperbarui dan meningkatkan program pemantauan kebakaran utama, tetapi juga untuk pengoptimalan perangkat lunak. Antarmuka termasuk antarmuka UART standar industri, antarmuka komunikasi SSI (mendukung protokol SPI, MicroWire dan SSI), dan 3 grup (6 saluran) PWM. Antarmuka yang kaya dan modul fungsional membuat chip ini memiliki potensi besar dalam perluasan fungsi.
2 Desain fisik chip SW-A
2.1 Proses desain fisik yang diadopsi
Desain fisik chip SW-A dilakukan dengan bantuan alat EDA Synopsys IC Compiler, menggunakan proses desain khas IC Compiler. Berdasarkan TSMC (TSMC) proses CMOS 180 nm. Setelah desain fisik siap (mendesain perpustakaan logika, mengatur perpustakaan fisik, mengatur file terkait TLU-Plus, dan mengatur netlist tingkat gerbang baca dan batasan penundaan standar), Anda dapat memulai desain fisik, dan menyelesaikan desain perencanaan (Designplanning), Penempatan, Sintesis pohon jam, Routing, dan Chip Finish.
2.2 Perencanaan desain
Desain Perencanaan merupakan langkah yang sangat penting dalam desain fisik chip; itu terutama mencakup Denah Lantai dan Pembangkit Listrik.
Dalam keadaan normal, sebelum tata letak dimulai, desainer sering kali perlu menghabiskan banyak waktu untuk denah lantai dan rencana daya. Kualitas rencana desain secara langsung menentukan konsumsi daya chip, kemacetan sel standar, penutupan waktu, stabilitas catu daya, dll. Oleh karena itu, perencanaan desain adalah langkah dengan pengulangan dan desain manual terbanyak di seluruh proses desain fisik .
Denah lantai harus melengkapi tata letak IO, penempatan PAD, penempatan Makro (termasuk modul analog, unit penyimpanan, dll.), serta pengaturan bentuk chip, kemacetan (Kongesti), dan area. Sebagai chip kontrol yang berorientasi pengguna, tata letak IO harus secara komprehensif mempertimbangkan kebutuhan pengguna dan persyaratan desain, dan dimensi vertikal dan horizontal dari PAD fungsional yang berbeda juga berbeda. Dalam tulisan ini, PAD dengan dimensi yang lebih besar baik pada arah vertikal maupun horizontal ditempatkan di sisi utara dan selatan chip, dan PAD dengan ukuran searah yang lebih kecil ditempatkan di sisi timur dan barat chip dengan sisi besar. menghadap ke selatan dan utara (lihat Gambar 2(a)). Tempatkan PAD di sekitar chip dengan ukuran lebih besar di kedua arah (lihat Gambar 2(b)). Desain ini sangat efektif dalam mengurangi area chip.
Makro yang chip perlu diposisikan termasuk SRAM, ROM, ADC, dan ANALOG_TOP. Artikel ini secara komprehensif mempertimbangkan hubungan posisinya dengan IO dan menempatkannya di sekitar chip, sehingga area kosong dapat dicadangkan dalam chip untuk menempatkan sel standar. Untuk memastikan interkoneksi antara Makro dan PAD dan unit standar, hanya ada area kosong di sekitar setiap Makro. Unit standar tidak diperbolehkan ditempatkan di area ini dalam keadaan apa pun. Perintah khusus adalah sebagai berikut:
Chip ini dirancang dengan area cadangan 40 m antara area inti sel standar dan Makro dan PAD untuk menempatkan cincin daya (PowerRing) dan kabel interkoneksi. Untuk mencegah sel standar tumpang tindih, gunakan perintah untuk memastikan bahwa sel standar hanya dapat ditempatkan di saluran dengan ketinggian lebih dari 10 m. Setelah mengatur rencana tata letak chip, gunakan perintah creat_fp_placement untuk pra-tata letak. Chip ini dirancang dan diproduksi menggunakan proses TSMC 180 nm. Itu membutuhkan kerja tegangan 1.8 V dan fluktuasi tegangan maksimum yang dapat ditoleransi ±10%. Oleh karena itu, ketika merencanakan catu daya dalam artikel ini, persyaratan catu daya chip dan penurunan tegangan yang disebabkan oleh saluran interkoneksi dipertimbangkan secara komprehensif ( IR-Drop) dan area jaringan daya yang lebih kecil, dua cincin daya dan 14 tali daya ( Tali) dirancang. Setelah menganalisa jaringan listrik (Analyze Power Network), IR-Drop maksimum dari desain ini adalah 29.7 mV. Gambar 3(a) adalah rencana desain chip, dan Gambar 3(b) adalah diagram distribusi jatuh tegangan chip.
2.3 Tata Letak
Kualitas penempatan adalah kunci keberhasilan atau kegagalan desain fisik chip. Tugas utama tata letak adalah menyelesaikan waktu pengaturan penempatan dan perbaikan unit standar dalam desain. Sebelum tata letak secara resmi dimulai, Anda perlu menggunakan perintah check_physical_design untuk memeriksa apakah persiapan tata letak sudah selesai. Harus dipastikan bahwa posisi semua Hard Macro dan IO adalah tetap; semua pin logis dan pin fisik dalam desain sesuai satu sama lain; semua unit logis sesuai dengan mereka Unit fisik; dimensi semua unit dalam desain telah diperbaiki. Untuk memudahkan interkoneksi dan perutean, sebelum mulai menempatkan sel standar, area tertentu dalam chip dapat diatur sebagai Blok Penempatan (Place-ment Blockage). Alat ICC memiliki berbagai batasan, seperti melarang sel standar untuk tata letak kasar, hanya mengizinkan sel standar untuk pengoptimalan tata letak, dan hanya mengizinkan pengkabelan, dll.; dalam desain ini, beberapa area pembatasan tata letak diatur untuk memfasilitasi ADC, ANALOG_TOP, dll. Koneksi dengan IO (lihat Gambar 4(a)).
Setelah tata letak siap, Anda dapat menggunakan perintah place_opt untuk melakukan tata letak dengan batasan tambahan. Perintah mengeksekusi tempat kasar, sintesis jaringan fanout tinggi, pengoptimalan fisik, dan legalisasi. Tentukan lokasi satuan dengan tiga langkah pertama (lihat Gambar 4(b)), dan terakhir tempatkan satuan standar pada posisi yang dihitung dengan benar melalui legalisasi (lihat Gambar 4(c)). Perintah khusus untuk desain fisik artikel ini adalah sebagai berikut:
Alat diperlukan untuk memperbaiki area selain jalur jam kritis, dengan upaya tingkat tinggi. Gunakan opsi "-congestion" alat kontrol untuk mengurangi kemacetan chip sebanyak mungkin untuk memfasilitasi pengkabelan berikutnya, dan gunakan opsi "-pow-er" untuk mengontrol pengoptimalan alat Konsumsi daya bocor, konsumsi daya dinamis, dan daya rendah tata letak.
Setelah tata letak selesai, pemanfaatan area chip ditunjukkan pada Tabel 1. Tingkat kemacetan terkonsentrasi antara 0.625 dan 0.875, dan tingkat kemacetan sedang. Tidak ada pemborosan area chip karena penggunaan chip yang rendah atau kemacetan yang berlebihan. Hal ini menyebabkan kesulitan dalam desain berikutnya dan bahkan mendesain ulang.
2.4 Sintesis pohon jam
Salah satu tugas utama dari Sintesis Pohon Jam adalah untuk mengontrol penyimpangan jam dalam kisaran yang dapat diterima untuk memastikan kerja chip yang efisien dan bebas kesalahan. Strategi sintesis pohon jam dari chip ini adalah sebagai berikut: sintesis logika pohon jam (clock-cts), sintesis fisik pohon jam (clock-psyn) dan pengkabelan pohon jam (jam-rute). Tahap sintesis logika dari pohon jam hanya menyelesaikan dua tugas: dengan menghitung penundaan pada setiap jalur jam, posisi dan ukuran buffer (buffer, inverter) yang perlu dimasukkan (dikontrol oleh opsi perintah -only_cts) diperoleh ; karena fungsi jaringan jam Konsumsi menyumbang proporsi yang sangat besar dari total konsumsi daya, sehingga pengoptimalan konsumsi daya (-daya) harus dilakukan selama sintesis pohon jam dan tidak ada pengkabelan yang dilakukan pada tahap ini. Perintah khusus adalah sebagai berikut:
Pada tahap sintesis fisik pohon jam, buffer yang dimasukkan ditempatkan pada posisi yang akurat, ekstraksi RC dilakukan, dan penundaan penyisipan maksimum, penundaan penyisipan minimum, penyimpangan jam maksimum, dan waktu konversi maksimum dari jaringan jam diperiksa oleh mengacu pada file kendala penundaan (SDC). Dan perbaiki pelanggaran terus dalam desain. Untuk memfasilitasi pengkabelan jaringan non-clock, opsi -ar-ea_recovery perlu ditambahkan saat ini untuk mengurangi area koneksi. Konsumsi daya masih dioptimalkan pada tahap ini. Saat menyelesaikan perutean pohon jam, artikel ini menggunakan model arnoldi untuk secara akurat menghitung penundaan pohon jam dan metode iteratif 15 siklus untuk perutean jam. Tabel 2 adalah situasi waktu desain sebelum sintesis jam. Jelas bahwa ada banyak jalur kritis dan ada banyak pelanggaran waktu pendirian; setelah sintesis pohon jam selesai, pemeriksaan jam dilakukan, dan tidak ada pelanggaran jam yang ditemukan, yang menunjukkan bahwa sintesis pohon jam selesai.
2.5 Penyelesaian kabel dan chip
Artikel ini memisahkan pengkabelan dan pengoptimalannya. Pertama, selesaikan perutean global, perutean detail, dan pencarian & perbaikan pada tahap pengkabelan awal, dan kemudian gunakan algoritme topologi untuk mengoptimalkan pengkabelan, dan pada saat yang sama Konsumsi daya bocor saat ini dioptimalkan. Untuk mencegah terjadinya efek antena, desain perbaikan efek antena dilakukan pada chip selama tahap penyelesaian chip. Saat ini, masih ada area kosong di chip, dan filer perlu diisi untuk memenuhi persyaratan DRC. Gambar 5 adalah desain fisik layout chip. Tabel 3 adalah area dan konsumsi daya chip. Dapat dilihat bahwa luas total adalah 2 794 371.012 m703, dan total konsumsi daya adalah 2 11.635 mW. Simulasi membuktikan bahwa chip beroperasi pada frekuensi clock 4 MHz Pekerjaan normal, memenuhi persyaratan desain, membuktikan bahwa desain ini benar dan efektif.
3 Kesimpulan
Berdasarkan proses TSMC 180 nm, makalah ini telah menyelesaikan desain fisik chip mikroprosesor yang digunakan dalam sistem pemantauan kebakaran nirkabel. Setelah menggunakan strategi yang berbeda untuk menyelesaikan perencanaan tata letak chip, tata letak, sintesis pohon jam, dan langkah-langkah desain pengkabelan, hasilnya diperoleh Tata letak, area, konsumsi daya, dan laporan chip lainnya. Setelah desain fisik, indikator desain chip memenuhi persyaratan desain, yang membuktikan kebenaran desain fisik chip.
Saat ini, dalam pemantauan dini kebakaran dan alarm bangunan, jaringan kabel masih digunakan. Garis tersebar di seluruh gedung dan biaya pemasangan awal tinggi. Pada saat yang sama, saluran itu sendiri juga merupakan bahaya kebakaran yang hebat. Oleh karena itu, jenis baru sistem pemantauan kebakaran nirkabel muncul, yang nyaman dan cepat untuk dipasang, dan biayanya lebih rendah, dan memiliki ruang aplikasi yang lebih besar. Mikrokontroler merupakan salah satu komponen inti dari sistem pemantauan kebakaran. Mikroprosesor dan mikrokontroler serba guna tidak dapat memenuhi konsumsi daya rendah dan persyaratan biaya rendah dari chip master node dalam sistem pemantauan kebakaran nirkabel.
Untuk menguasai teknologi inti dari sistem pemantauan kebakaran nirkabel, membangun platform perangkat lunak dan perangkat keras dengan hak kekayaan intelektual independen, dan mempromosikan pengembangan sistem pemantauan kebakaran nirkabel negara saya, perlu untuk mengembangkan mikroprosesor untuk pemantauan kebakaran nirkabel. sistem. Artikel ini telah menyelesaikan desain fisik chip mikrokontroler yang didedikasikan untuk sistem deteksi kebakaran.
1 arsitektur chip SW-A
Chip SW-A adalah chip pengontrol hibrida digital-analog khusus untuk sistem deteksi kebakaran nirkabel berbasis ARM Cortex-M0. Bus mengadopsi arsitektur dual-bus AMBA AHB dan APB. Frekuensi operasi dapat mencapai hingga 50 MHz dan mendukung beberapa level. Pembagian frekuensi internal, juga dapat berjalan pada frekuensi yang sangat rendah dalam mode siaga; built-in tingkat pengambilan sampel yang tinggi 12-bit berturut-turut perkiraan 8-channel ADC, yang secara berurutan dapat memindai dari 8 sensor (seperti sensor suhu, sensor asap, sensor intensitas cahaya, dll)) Sinyal langsung diambil sampelnya, diubah, dan diselamatkan. Program deteksi utama dapat membaca data sampel yang sesuai dengan sensor target untuk diproses dan menentukan apakah telah terjadi kebakaran.
Built-in 18 KBSRAM, yang dapat digunakan sebagai FLASH dan RAM secara fleksibel untuk memenuhi pemantauan kebakaran dan penyimpanan prosedur pemrosesan sederhana. Ini mendukung operasi ISP (pemrograman dalam sistem) dan operasi IAP (pemrograman dalam aplikasi), yang tidak hanya nyaman untuk memperbarui dan meningkatkan program pemantauan kebakaran utama, tetapi juga untuk pengoptimalan perangkat lunak. Antarmuka termasuk antarmuka UART standar industri, antarmuka komunikasi SSI (mendukung protokol SPI, MicroWire dan SSI), dan 3 grup (6 saluran) PWM. Antarmuka yang kaya dan modul fungsional membuat chip ini memiliki potensi besar dalam perluasan fungsi.
2 Desain fisik chip SW-A
2.1 Proses desain fisik yang diadopsi
Desain fisik chip SW-A dilakukan dengan bantuan IC Compiler alat EDA Synopsys, menggunakan proses desain khas IC Compiler. Berdasarkan TSMC (TSMC) proses CMOS 180 nm. Setelah desain fisik siap (mendesain perpustakaan logika, mengatur perpustakaan fisik, mengatur file terkait TLU-Plus, dan mengatur netlist tingkat gerbang baca dan batasan penundaan standar), Anda dapat memulai desain fisik, dan menyelesaikan desain perencanaan (Designplanning), Penempatan, Sintesis pohon jam, Routing, dan Chip Finish.
2.2 Perencanaan desain
Desain Perencanaan merupakan langkah yang sangat penting dalam desain fisik chip; itu terutama mencakup Denah Lantai dan Pembangkit Listrik.
Dalam keadaan normal, sebelum tata letak dimulai, desainer sering kali perlu menghabiskan banyak waktu untuk denah lantai dan rencana daya. Kualitas rencana desain secara langsung menentukan konsumsi daya chip, kemacetan sel standar, penutupan waktu, stabilitas catu daya, dll. Oleh karena itu, perencanaan desain adalah langkah dengan pengulangan dan desain manual terbanyak di seluruh proses desain fisik .
Denah lantai harus melengkapi tata letak IO, penempatan PAD, penempatan Makro (termasuk modul analog, unit penyimpanan, dll.), serta pengaturan bentuk chip, kemacetan (Kongesti), dan area. Sebagai chip kontrol yang berorientasi pengguna, tata letak IO harus secara komprehensif mempertimbangkan kebutuhan pengguna dan persyaratan desain, dan dimensi vertikal dan horizontal dari PAD fungsional yang berbeda juga berbeda. Dalam tulisan ini, PAD dengan dimensi yang lebih besar baik pada arah vertikal maupun horizontal ditempatkan di sisi utara dan selatan chip, dan PAD dengan ukuran searah yang lebih kecil ditempatkan di sisi timur dan barat chip dengan sisi besar. menghadap ke selatan dan utara (lihat Gambar 2(a)). Tempatkan PAD di sekitar chip dengan ukuran lebih besar di kedua arah (lihat Gambar 2(b)). Desain ini sangat efektif dalam mengurangi area chip.
Makro yang chip perlu diposisikan termasuk SRAM, ROM, ADC, dan ANALOG_TOP. Artikel ini secara komprehensif mempertimbangkan hubungan posisinya dengan IO dan menempatkannya di sekitar chip, sehingga area kosong dapat dicadangkan dalam chip untuk menempatkan sel standar. Untuk memastikan interkoneksi antara Makro dan PAD dan unit standar, hanya ada area kosong di sekitar setiap Makro. Unit standar tidak diperbolehkan ditempatkan di area ini dalam keadaan apa pun. Perintah khusus adalah sebagai berikut:
Chip ini dirancang dengan area cadangan 40 m antara area inti sel standar dan Makro dan PAD untuk menempatkan cincin daya (PowerRing) dan kabel interkoneksi. Untuk mencegah sel standar dari tumpang tindih, gunakan perintah untuk memastikan bahwa sel standar hanya dapat ditempatkan di saluran dengan ketinggian lebih dari 10 m. Setelah mengatur rencana tata letak chip, gunakan perintah creat_fp_placement untuk pra-tata letak. Chip ini dirancang dan diproduksi menggunakan proses TSMC 180 nm. Ini membutuhkan tegangan kerja 1.8 V dan fluktuasi tegangan maksimum yang dapat ditoleransi ± 10%. Oleh karena itu, ketika merencanakan catu daya dalam artikel ini, persyaratan catu daya chip dan penurunan tegangan yang disebabkan oleh saluran interkoneksi dipertimbangkan secara komprehensif ( IR-Drop) dan area jaringan daya yang lebih kecil, dua cincin daya dan 14 tali daya ( Tali) dirancang. Setelah menganalisa jaringan listrik (Analyze Power Network), IR-Drop maksimum dari desain ini adalah 29.7 mV. Gambar 3(a) adalah rencana desain chip, dan Gambar 3(b) adalah diagram distribusi jatuh tegangan chip.
2.3 Tata Letak
Kualitas penempatan adalah kunci keberhasilan atau kegagalan desain fisik chip. Tugas utama tata letak adalah menyelesaikan waktu pengaturan penempatan dan perbaikan unit standar dalam desain. Sebelum tata letak secara resmi dimulai, Anda perlu menggunakan perintah check_physical_design untuk memeriksa apakah persiapan tata letak sudah selesai. Harus dipastikan bahwa posisi semua Hard Macro dan IO adalah tetap; semua pin logis dan pin fisik dalam desain sesuai satu sama lain; semua unit logis sesuai dengan mereka Unit fisik; dimensi semua unit dalam desain telah diperbaiki. Untuk memudahkan interkoneksi dan perutean, sebelum mulai menempatkan sel standar, area tertentu dalam chip dapat diatur sebagai Blok Penempatan (Place-ment Blockage). Alat ICC memiliki berbagai batasan, seperti melarang sel standar untuk tata letak kasar, hanya mengizinkan sel standar untuk pengoptimalan tata letak, dan hanya mengizinkan pengkabelan, dll.; dalam desain ini, beberapa area pembatasan tata letak diatur untuk memfasilitasi ADC, ANALOG_TOP, dll. Koneksi dengan IO (lihat Gambar 4(a)).
Setelah tata letak siap, Anda dapat menggunakan perintah place_opt untuk melakukan tata letak dengan batasan tambahan. Perintah mengeksekusi tempat kasar, sintesis jaringan fanout tinggi, pengoptimalan fisik, dan legalisasi. Tentukan lokasi satuan dengan tiga langkah pertama (lihat Gambar 4(b)), dan terakhir tempatkan satuan standar pada posisi yang dihitung dengan benar melalui legalisasi (lihat Gambar 4(c)). Perintah khusus untuk desain fisik artikel ini adalah sebagai berikut:
Alat diperlukan untuk memperbaiki area selain jalur jam kritis, dengan upaya tingkat tinggi. Gunakan opsi "-congestion" alat kontrol untuk mengurangi kemacetan chip sebanyak mungkin untuk memfasilitasi pengkabelan berikutnya, dan gunakan opsi "-pow-er" untuk mengontrol pengoptimalan alat Konsumsi daya bocor, konsumsi daya dinamis, dan daya rendah tata letak.
Setelah tata letak selesai, pemanfaatan area chip ditunjukkan pada Tabel 1. Tingkat kemacetan terkonsentrasi antara 0.625 dan 0.875, dan tingkat kemacetan sedang. Tidak ada pemborosan area chip karena penggunaan chip yang rendah atau kemacetan yang berlebihan. Hal ini menyebabkan kesulitan dalam desain berikutnya dan bahkan mendesain ulang.
2.4 Sintesis pohon jam
Salah satu tugas utama dari Sintesis Pohon Jam adalah untuk mengontrol penyimpangan jam dalam kisaran yang dapat diterima untuk memastikan kerja chip yang efisien dan bebas kesalahan. Strategi sintesis pohon jam dari chip ini adalah sebagai berikut: sintesis logika pohon jam (clock-cts), sintesis fisik pohon jam (clock-psyn) dan pengkabelan pohon jam (jam-rute). Tahap sintesis logika dari pohon jam hanya menyelesaikan dua tugas: dengan menghitung penundaan pada setiap jalur jam, posisi dan ukuran buffer (buffer, inverter) yang perlu dimasukkan (dikontrol oleh opsi perintah -only_cts) diperoleh ; karena fungsi jaringan jam Konsumsi menyumbang proporsi yang sangat besar dari total konsumsi daya, sehingga pengoptimalan konsumsi daya (-daya) harus dilakukan selama sintesis pohon jam dan tidak ada pengkabelan yang dilakukan pada tahap ini. Perintah khusus adalah sebagai berikut:
Pada tahap sintesis fisik pohon jam, buffer yang dimasukkan ditempatkan pada posisi yang akurat, ekstraksi RC dilakukan, dan penundaan penyisipan maksimum, penundaan penyisipan minimum, penyimpangan jam maksimum, dan waktu konversi maksimum dari jaringan jam diperiksa oleh mengacu pada file kendala penundaan (SDC). Dan perbaiki pelanggaran terus dalam desain. Untuk memfasilitasi pengkabelan jaringan non-clock, opsi -ar-ea_recovery perlu ditambahkan saat ini untuk mengurangi area koneksi. Konsumsi daya masih dioptimalkan pada tahap ini. Saat menyelesaikan perutean pohon jam, artikel ini menggunakan model arnoldi untuk menghitung secara akurat penundaan pohon jam dan metode iteratif 15 siklus untuk perutean jam. Tabel 2 menunjukkan situasi waktu desain sebelum sintesis jam. Jelas bahwa ada banyak jalur kritis dan ada banyak pelanggaran waktu pendirian; setelah sintesis pohon jam selesai, jam diperiksa lagi, dan tidak ditemukan pelanggaran jam, yang menunjukkan bahwa sintesis pohon jam selesai.
2.5 Penyelesaian kabel dan chip
Artikel ini memisahkan perutean dan pengoptimalan. Pertama, selesaikan perutean global, perutean detail, dan pencarian & perbaikan pada tahap perutean awal, dan kemudian gunakan algoritma topologi untuk mengoptimalkan perutean, dan pada saat yang sama Konsumsi daya bocor saat ini dioptimalkan. Untuk mencegah terjadinya efek antena, desain perbaikan efek antena dilakukan pada chip selama tahap penyelesaian chip. Saat ini, masih ada area kosong di chip, dan filer perlu diisi untuk memenuhi persyaratan DRC. Gambar 5 adalah tata letak desain fisik chip, dan Tabel 3 adalah area dan konsumsi daya chip. Dapat dilihat bahwa luas total adalah 2 794 371.012 m703, dan total konsumsi daya adalah 2 11.635 mW. Simulasi membuktikan bahwa chip beroperasi pada frekuensi clock 4 MHz Pekerjaan normal, memenuhi persyaratan desain, membuktikan bahwa desain ini benar dan efektif.
3 Kesimpulan
Berdasarkan proses TSMC 180 nm, makalah ini telah menyelesaikan desain fisik chip mikroprosesor yang digunakan dalam sistem pemantauan kebakaran nirkabel. Setelah menggunakan strategi yang berbeda untuk menyelesaikan perencanaan tata letak chip, tata letak, sintesis pohon jam, dan langkah-langkah desain pengkabelan, hasilnya diperoleh Tata letak, area, konsumsi daya, dan laporan chip lainnya. Setelah desain fisik, indikator desain chip memenuhi persyaratan desain, yang membuktikan kebenaran desain fisik chip.