"ในปัจจุบัน การเฝ้าระวังอัคคีภัยและสัญญาณเตือนภัยล่วงหน้าของอาคาร ยังคงใช้เครือข่ายแบบมีสายอยู่ เส้นจะกระจัดกระจายไปทั่วอาคารและค่าใช้จ่ายในการติดตั้งครั้งแรกก็สูง ในเวลาเดียวกัน เส้นเองก็เป็นอันตรายจากไฟไหม้เช่นกัน ดังนั้นจึงเกิดระบบตรวจสอบอัคคีภัยแบบไร้สายรูปแบบใหม่ ซึ่งสะดวกและรวดเร็วในการติดตั้ง และราคาก็ถูกลง และมีพื้นที่ใช้งานที่ใหญ่ขึ้น ไมโครคอนโทรลเลอร์เป็นหนึ่งในองค์ประกอบหลักของระบบตรวจสอบอัคคีภัย ไมโครโปรเซสเซอร์และไมโครคอนโทรลเลอร์เอนกประสงค์ไม่สามารถตอบสนองความต้องการใช้พลังงานต่ำและต้นทุนต่ำของชิปหลักโหนดในระบบตรวจสอบอัคคีภัยแบบไร้สาย
"
ในปัจจุบัน การเฝ้าระวังอัคคีภัยและสัญญาณเตือนภัยล่วงหน้าของอาคาร ยังคงใช้เครือข่ายแบบมีสายอยู่ เส้นจะกระจัดกระจายไปทั่วอาคารและค่าใช้จ่ายในการติดตั้งครั้งแรกก็สูง ในเวลาเดียวกัน เส้นเองก็เป็นอันตรายจากไฟไหม้เช่นกัน ดังนั้นจึงเกิดระบบตรวจสอบอัคคีภัยแบบไร้สายรูปแบบใหม่ ซึ่งสะดวกและรวดเร็วในการติดตั้ง และราคาก็ถูกลง และมีพื้นที่ใช้งานที่ใหญ่ขึ้น ไมโครคอนโทรลเลอร์เป็นหนึ่งในองค์ประกอบหลักของระบบตรวจสอบอัคคีภัย ไมโครโปรเซสเซอร์และไมโครคอนโทรลเลอร์เอนกประสงค์ไม่สามารถตอบสนองความต้องการใช้พลังงานต่ำและต้นทุนต่ำของชิปหลักโหนดในระบบตรวจสอบอัคคีภัยแบบไร้สาย
เพื่อที่จะเชี่ยวชาญแกนกลาง เทคโนโลยี ของระบบตรวจสอบอัคคีภัยแบบไร้สาย สร้างแพลตฟอร์มซอฟต์แวร์และฮาร์ดแวร์ที่มีสิทธิ์ในทรัพย์สินทางปัญญาที่เป็นอิสระ และส่งเสริมการพัฒนาระบบตรวจสอบอัคคีภัยแบบไร้สายในประเทศของฉัน จำเป็นต้องพัฒนาไมโครโปรเซสเซอร์สำหรับระบบตรวจสอบอัคคีภัยแบบไร้สาย บทความนี้ได้เสร็จสิ้นการออกแบบทางกายภาพของชิปไมโครคอนโทรลเลอร์สำหรับระบบตรวจจับอัคคีภัยแล้ว
สถาปัตยกรรมชิป SW-A 1 ตัว
ชิป SW-A เป็นชิปควบคุมไฮบริดแบบดิจิตอล-อนาล็อกโดยเฉพาะสำหรับระบบตรวจจับอัคคีภัยแบบไร้สายที่ใช้ ARM Cortex-M0 รถบัสใช้สถาปัตยกรรมบัสคู่ AMBA AHB และ APB ความถี่ในการทำงานสามารถเข้าถึงได้ถึง 50 MHz และรองรับหลายระดับ การแบ่งความถี่ภายใน ยังสามารถทำงานที่ความถี่ต่ำมากในโหมดสแตนด์บาย ในตัวอัตราการสุ่มตัวอย่างสูง 12 บิตต่อเนื่องประมาณ 8 ช่อง ADC ซึ่งสามารถสแกนตามลำดับจาก 8 เซ็นเซอร์ (เช่นอุณหภูมิ เซ็นเซอร์, เซ็นเซอร์ควัน, เซ็นเซอร์วัดความเข้มแสง ฯลฯ) ) สัญญาณจะถูกสุ่มตัวอย่าง แปลง และบันทึกโดยตรง โปรแกรมตรวจจับหลักสามารถอ่านข้อมูลตัวอย่างที่สอดคล้องกับเซ็นเซอร์เป้าหมายสำหรับการประมวลผลและตรวจสอบว่าเกิดเพลิงไหม้หรือไม่
ในตัว 18 KBSRAM ซึ่งสามารถใช้เป็น FLASH และ RAM ได้อย่างยืดหยุ่นเพื่อตอบสนองการตรวจสอบไฟและการจัดเก็บขั้นตอนการประมวลผลอย่างง่าย รองรับการทำงานของ ISP (การเขียนโปรแกรมในระบบ) และการทำงานของ IAP (การเขียนโปรแกรมในแอปพลิเคชัน) ซึ่งไม่เพียงแต่สะดวกสำหรับการอัปเดตและอัปเกรดโปรแกรมตรวจสอบอัคคีภัยหลักเท่านั้น แต่ยังรวมถึงการเพิ่มประสิทธิภาพซอฟต์แวร์อีกด้วย อินเทอร์เฟซประกอบด้วยอินเทอร์เฟซ UART มาตรฐานอุตสาหกรรม อินเทอร์เฟซการสื่อสาร SSI (รองรับโปรโตคอล SPI, MicroWire และ SSI) และ PWM 3 กลุ่ม (6 ช่อง) อินเทอร์เฟซและโมดูลการทำงานที่หลากหลายทำให้ชิปนี้มีศักยภาพที่ดีในการขยายฟังก์ชัน
2 การออกแบบทางกายภาพของชิป SW-A
2.1 นำกระบวนการออกแบบทางกายภาพมาใช้
การออกแบบทางกายภาพของชิป SW-A ดำเนินการโดยใช้เครื่องมือ EDA ของ Synopsys IC คอมไพเลอร์โดยใช้กระบวนการออกแบบทั่วไปของไอซีคอมไพเลอร์ ขึ้นอยู่กับกระบวนการ TSMC (TSMC) 180 nm CMOS หลังจากที่การออกแบบทางกายภาพพร้อมแล้ว (การออกแบบไลบรารีลอจิก การตั้งค่าไลบรารีจริง การตั้งค่าไฟล์ที่เกี่ยวข้องกับ TLU-Plus และการตั้งค่ารายการอ่านระดับเกตเวย์และข้อจำกัดการหน่วงเวลามาตรฐาน) คุณสามารถเริ่มการออกแบบทางกายภาพ และทำการออกแบบให้เสร็จสิ้น การวางแผน (Designplanning), Placement, Clock tree Syn-thesis, Routing และ Chip Finish
2.2 การวางแผนการออกแบบ
การวางแผนการออกแบบเป็นขั้นตอนที่สำคัญมากในการออกแบบทางกายภาพของชิป ส่วนใหญ่ประกอบด้วยแบบแปลนและ Powerplant
ภายใต้สถานการณ์ปกติ ก่อนที่เลย์เอาต์จะเริ่มต้น นักออกแบบมักจะต้องใช้เวลามากกับแผนผังชั้นและแผนผังชั้น คุณภาพของแผนการออกแบบจะกำหนดการใช้พลังงานของชิปโดยตรง ความแออัดของเซลล์มาตรฐาน การปิดไทม์มิ่ง ความเสถียรของแหล่งจ่ายไฟ ฯลฯ ดังนั้น การวางแผนการออกแบบจึงเป็นขั้นตอนที่มีการทำซ้ำมากที่สุดและการออกแบบด้วยตนเองในกระบวนการออกแบบทางกายภาพทั้งหมด .
แผนผังชั้นต้องกรอกเลย์เอาต์ IO การวาง PAD การวางตำแหน่งมาโคร (รวมถึงโมดูลแอนะล็อก หน่วยเก็บข้อมูล ฯลฯ) ตลอดจนการตั้งค่ารูปร่างของชิป ความแออัด (ความแออัด) และการตั้งค่าพื้นที่ ในฐานะที่เป็นชิปควบคุมที่มุ่งเน้นผู้ใช้ เลย์เอาต์ของ IO ต้องพิจารณาถึงความต้องการของผู้ใช้และข้อกำหนดในการออกแบบอย่างครอบคลุม และขนาดแนวตั้งและแนวนอนของ PAD ที่ใช้งานได้ต่างกันก็แตกต่างกันเช่นกัน ในเอกสารนี้ PAD ที่มีขนาดที่ใหญ่กว่าทั้งในแนวตั้งและแนวนอนจะอยู่ที่ด้านเหนือและใต้ของชิป และวาง PAD ที่มีขนาดทิศทางเดียวที่เล็กกว่าไว้ทางด้านตะวันออกและตะวันตกของชิปที่มีด้านขนาดใหญ่ หันหน้าไปทางทิศใต้และทิศเหนือ (ดูรูปที่ 2(ก)) วาง PAD รอบชิปด้วยขนาดที่ใหญ่กว่าในทั้งสองทิศทาง (ดูรูปที่ 2(b)) การออกแบบนี้มีประสิทธิภาพมากในการลดพื้นที่ของชิป
มาโครที่ชิปต้องอยู่ในตำแหน่ง ได้แก่ SRAM, ROM, ADC และ ANALOG_TOP บทความนี้จะพิจารณาความสัมพันธ์เชิงตำแหน่งกับ IO อย่างครอบคลุม และหาตำแหน่งรอบๆ ชิป เพื่อให้สามารถจองพื้นที่ว่างในชิปเพื่อวางเซลล์มาตรฐานได้ เพื่อให้แน่ใจว่ามีการเชื่อมต่อระหว่าง Macro และ PAD และหน่วยมาตรฐาน จะมีเพียงพื้นที่ว่างรอบๆ Macro แต่ละอันเท่านั้น ไม่อนุญาตให้วางยูนิตมาตรฐานในบริเวณนี้ไม่ว่ากรณีใดๆ คำสั่งเฉพาะมีดังนี้:
ชิปนี้ได้รับการออกแบบโดยมีพื้นที่สงวนไว้ 40 μm ระหว่างพื้นที่แกนกลางของเซลล์มาตรฐานกับ Macro และ PAD สำหรับวางวงแหวนกำลัง (PowerRing) และสายไฟที่เชื่อมต่อถึงกัน เพื่อป้องกันไม่ให้เซลล์มาตรฐานทับซ้อนกัน ให้ใช้คำสั่งเพื่อให้แน่ใจว่าสามารถวางเซลล์มาตรฐานในช่องที่มีความสูงมากกว่า 10 μm เท่านั้น หลังจากตั้งค่าแผนโครงร่างชิปแล้ว ให้ใช้คำสั่ง creat_fp_placement สำหรับโครงร่างล่วงหน้า ชิปนี้ได้รับการออกแบบและผลิตโดยใช้กระบวนการ TSMC 180 nm มันต้องมีการทำงาน แรงดันไฟฟ้า ที่ 1.8 V และความผันผวนของแรงดันไฟฟ้าสูงสุดที่ยอมรับได้ ±10% ดังนั้น เมื่อวางแผนการจ่ายไฟในบทความนี้ ความต้องการแหล่งจ่ายไฟของชิปและแรงดันตกที่เกิดจากสายเชื่อมต่อจึงได้รับการพิจารณาอย่างถี่ถ้วน ( IR-Drop) และพื้นที่เครือข่ายพลังงานที่เล็กกว่า วงแหวนกำลังสองวงและสายรัดสายไฟ 14 เส้น ( สายรัด) ได้รับการออกแบบ หลังจากวิเคราะห์เครือข่ายพลังงาน (วิเคราะห์เครือข่าย Pow-er) IR-Drop สูงสุดของการออกแบบนี้คือ 29.7 mV รูปที่ 3(a) คือแผนการออกแบบของชิป และรูปที่ 3(b) คือแผนภาพการกระจายแรงดันตกของชิป
2.3 เค้าโครง
คุณภาพของตำแหน่งเป็นกุญแจสู่ความสำเร็จหรือความล้มเหลวของการออกแบบทางกายภาพของชิป งานหลักของเลย์เอาต์คือทำให้เวลาในการติดตั้งและซ่อมแซมยูนิตมาตรฐานในการออกแบบเสร็จสมบูรณ์ ก่อนที่เลย์เอาต์จะเริ่มต้นอย่างเป็นทางการ คุณต้องใช้คำสั่ง check_physical_design เพื่อตรวจสอบว่าการเตรียมเลย์เอาต์เสร็จสมบูรณ์หรือไม่ ต้องแน่ใจว่าตำแหน่งของ Hard Macro และ IO ทั้งหมดได้รับการแก้ไข หมุดตรรกะและหมุดทางกายภาพทั้งหมดในการออกแบบสอดคล้องกัน หน่วยตรรกะทั้งหมดสอดคล้องกับหน่วยทางกายภาพ ขนาดของยูนิตทั้งหมดในการออกแบบได้รับการแก้ไขแล้ว เพื่ออำนวยความสะดวกในการเชื่อมต่อโครงข่ายและการกำหนดเส้นทาง ก่อนเริ่มวางเซลล์มาตรฐาน สามารถตั้งค่าพื้นที่เฉพาะในชิปเป็นการอุดตันตำแหน่ง (การอุดตันตำแหน่ง) ได้ เครื่องมือ ICC มีข้อจำกัดหลายอย่าง เช่น ห้ามเซลล์มาตรฐานสำหรับเลย์เอาต์คร่าวๆ อนุญาตเฉพาะเซลล์มาตรฐานสำหรับการปรับเลย์เอาต์ให้เหมาะสม และอนุญาตเฉพาะการเดินสาย ฯลฯ ในการออกแบบนี้ มีการตั้งค่าพื้นที่การจำกัดเลย์เอาต์หลายส่วนเพื่ออำนวยความสะดวก ADC, ANALOG_TOP ฯลฯ การเชื่อมต่อกับ IO (ดูรูปที่ 4(a))
หลังจากที่เลย์เอาต์พร้อมแล้ว คุณสามารถใช้คำสั่ง place_opt เพื่อดำเนินการเลย์เอาต์โดยมีข้อจำกัดเพิ่มเติม คำสั่งดำเนินการในสถานที่ที่หยาบ การสังเคราะห์เน็ตที่มีพัดลมสูง การเพิ่มประสิทธิภาพทางกายภาพ และการทำให้ถูกต้องตามกฎหมาย กำหนดตำแหน่งของหน่วยตามสามขั้นตอนแรก (ดูรูปที่ 4(b)) และสุดท้ายวางหน่วยมาตรฐานในตำแหน่งที่คำนวณได้อย่างถูกต้องผ่านการทำให้ถูกต้องตามกฎหมาย (ดูรูปที่ 4(c)) คำสั่งเฉพาะสำหรับการออกแบบทางกายภาพของบทความนี้มีดังนี้:
เครื่องมือที่จำเป็นในการซ่อมแซมพื้นที่อื่นนอกเหนือจากเส้นทางนาฬิกาวิกฤต ด้วยความพยายามในระดับสูง ใช้เครื่องมือควบคุมตัวเลือก "-congestion" เพื่อลดความแออัดของชิปให้มากที่สุดเพื่ออำนวยความสะดวกในการเดินสายในภายหลัง และใช้ตัวเลือก "-pow-er" เพื่อควบคุมการเพิ่มประสิทธิภาพเครื่องมือ การใช้พลังงานที่รั่ว การใช้พลังงานแบบไดนามิก และพลังงานต่ำ เค้าโครง
หลังจากเค้าโครงเสร็จสิ้น การใช้พื้นที่ของชิปจะแสดงในตารางที่ 1 ระดับความแออัดจะเข้มข้นระหว่าง 0.625 ถึง 0.875 และระดับความแออัดจะปานกลาง ไม่มีการสูญเสียพื้นที่ชิปอันเนื่องมาจากการใช้เศษน้อยหรือความแออัดที่มากเกินไป สิ่งนี้นำไปสู่ความยุ่งยากในการออกแบบในภายหลังและแม้กระทั่งการออกแบบใหม่
2.4 การสังเคราะห์ต้นไม้นาฬิกา
งานหลักของ Clock Tree Synthesis คือการควบคุมความเบี่ยงเบนของนาฬิกาภายในช่วงที่ยอมรับได้เพื่อให้แน่ใจว่าชิปทำงานได้อย่างมีประสิทธิภาพและปราศจากข้อผิดพลาด กลยุทธ์การสังเคราะห์แผนผังนาฬิกาของชิปนี้มีดังนี้: การสังเคราะห์ตรรกะของแผนผังนาฬิกา (clock-cts) การสังเคราะห์ทางกายภาพของแผนผังนาฬิกา (clock-psyn) และการเดินสายไฟของแผนผังนาฬิกา (clock-route) ขั้นตอนการสังเคราะห์ลอจิกของแผนผังนาฬิกาทำงานเพียงสองงานเท่านั้น: โดยการคำนวณการหน่วงเวลาในแต่ละเส้นทางนาฬิกา ตำแหน่งและขนาดของบัฟเฟอร์ (บัฟเฟอร์ อินเวอร์เตอร์) ที่ต้องแทรก (ควบคุมโดยตัวเลือกคำสั่ง -only_cts) จะได้รับ ; เนื่องจากการทำงานของเครือข่ายนาฬิกา การบริโภคคิดเป็นสัดส่วนที่มากของการใช้พลังงานทั้งหมด ดังนั้นจึงต้องดำเนินการเพิ่มประสิทธิภาพการใช้พลังงาน (-กำลัง) ในระหว่างการสังเคราะห์แผนผังนาฬิกาและจะไม่มีการเดินสายไฟในขั้นตอนนี้ คำสั่งเฉพาะมีดังนี้:
ในขั้นตอนของการสังเคราะห์ทางกายภาพของแผนผังนาฬิกา บัฟเฟอร์ที่แทรกจะถูกวางไว้ในตำแหน่งที่ถูกต้อง ทำการสกัด RC และความล่าช้าในการแทรกสูงสุด ความล่าช้าในการแทรกต่ำสุด ค่าเบี่ยงเบนนาฬิกาสูงสุด และเวลาการแปลงสูงสุดของเครือข่ายนาฬิกาโดย อ้างถึงไฟล์ข้อจำกัดการหน่วงเวลา (SDC) และซ่อมแซมการระงับการละเมิดในการออกแบบ เพื่ออำนวยความสะดวกในการเดินสายของเครือข่ายที่ไม่ใช่นาฬิกา จำเป็นต้องเพิ่มตัวเลือก -ar-ea_recovery ในขณะนี้เพื่อลดพื้นที่การเชื่อมต่อ การใช้พลังงานยังคงได้รับการปรับให้เหมาะสมในขั้นตอนนี้ เมื่อเสร็จสิ้นการกำหนดเส้นทางแผนผังนาฬิกา บทความนี้ใช้แบบจำลอง arnoldi เพื่อคำนวณการหน่วงเวลาของแผนผังนาฬิกา และวิธีการวนซ้ำ 15 รอบสำหรับการกำหนดเส้นทางนาฬิกา ตารางที่ 2 คือสถานการณ์เวลาของการออกแบบก่อนการสังเคราะห์นาฬิกา เห็นได้ชัดว่ามีหลายเส้นทางที่สำคัญและมีการละเมิดเวลาจัดตั้งหลายครั้ง หลังจากการสังเคราะห์แผนผังนาฬิกาเสร็จสิ้น การตรวจสอบนาฬิกาจะดำเนินการ และไม่พบการละเมิดนาฬิกา ซึ่งแสดงว่าการสังเคราะห์แผนผังนาฬิกาเสร็จสมบูรณ์
2.5 การเดินสายไฟและชิปเสร็จสิ้น
บทความนี้แยกการเดินสายและการเพิ่มประสิทธิภาพ ขั้นแรก กำหนดเส้นทางทั่วโลก กำหนดเส้นทางโดยละเอียด และค้นหาและซ่อมแซมในขั้นตอนการเดินสายเริ่มต้น จากนั้นใช้อัลกอริธึมทอพอโลยีเพื่อปรับการเดินสายให้เหมาะสมที่สุด และในขณะเดียวกัน กำลังไฟฟ้าที่รั่วไหลในปัจจุบันได้รับการปรับให้เหมาะสม เพื่อป้องกันไม่ให้เกิดเอฟเฟกต์เสาอากาศ การออกแบบการซ่อมแซมเอฟเฟกต์เสาอากาศจะดำเนินการบนชิปในระหว่างขั้นตอนการทำให้ชิปเสร็จสมบูรณ์ ในขณะนี้ ยังมีพื้นที่ว่างในชิป และจำเป็นต้องเติม filer เพื่อให้เป็นไปตามข้อกำหนดของ DRC รูปที่ 5 คือเลย์เอาต์การออกแบบทางกายภาพของชิป ตารางที่ 3 คือพื้นที่และการใช้พลังงานของชิป จะเห็นได้ว่าพื้นที่ทั้งหมดคือ 2 794 371.012 703 μm2 และการใช้พลังงานรวมอยู่ที่ 11.635 4 mW การจำลองพิสูจน์ว่าชิปทำงานที่ความถี่สัญญาณนาฬิกา 50 MHz การทำงานปกติ ตรงตามข้อกำหนดการออกแบบ พิสูจน์ว่าการออกแบบนี้ถูกต้องและมีประสิทธิภาพ
ข้อสรุป 3
ตามกระบวนการ TSMC 180 นาโนเมตร บทความนี้ได้เสร็จสิ้นการออกแบบทางกายภาพของชิปไมโครโปรเซสเซอร์ที่ใช้ในระบบตรวจสอบอัคคีภัยแบบไร้สาย หลังจากใช้กลยุทธ์ต่างๆ ในการวางแผนเลย์เอาต์ชิป เลย์เอาต์ การสังเคราะห์แผนผังนาฬิกา และขั้นตอนการออกแบบสายไฟ ผลลัพธ์จะได้รับ เลย์เอาต์ พื้นที่ การใช้พลังงาน และรายงานอื่นๆ ของชิป หลังจากการออกแบบทางกายภาพ ตัวบ่งชี้การออกแบบของชิปตรงตามข้อกำหนดการออกแบบ ซึ่งพิสูจน์ความถูกต้องของการออกแบบทางกายภาพของชิป
ในปัจจุบัน การเฝ้าระวังอัคคีภัยและสัญญาณเตือนภัยล่วงหน้าของอาคาร ยังคงใช้เครือข่ายแบบมีสายอยู่ เส้นจะกระจัดกระจายไปทั่วอาคารและค่าใช้จ่ายในการติดตั้งครั้งแรกก็สูง ในเวลาเดียวกัน เส้นเองก็เป็นอันตรายจากไฟไหม้เช่นกัน ดังนั้นจึงเกิดระบบตรวจสอบอัคคีภัยแบบไร้สายรูปแบบใหม่ ซึ่งสะดวกและรวดเร็วในการติดตั้ง และราคาก็ถูกลง และมีพื้นที่ใช้งานที่ใหญ่ขึ้น ไมโครคอนโทรลเลอร์เป็นหนึ่งในองค์ประกอบหลักของระบบตรวจสอบอัคคีภัย ไมโครโปรเซสเซอร์และไมโครคอนโทรลเลอร์เอนกประสงค์ไม่สามารถตอบสนองความต้องการใช้พลังงานต่ำและต้นทุนต่ำของชิปหลักโหนดในระบบตรวจสอบอัคคีภัยแบบไร้สาย
เพื่อให้เชี่ยวชาญเทคโนโลยีหลักของระบบตรวจสอบอัคคีภัยแบบไร้สาย สร้างแพลตฟอร์มซอฟต์แวร์และฮาร์ดแวร์ที่มีสิทธิ์ในทรัพย์สินทางปัญญาที่เป็นอิสระ และส่งเสริมการพัฒนาระบบตรวจสอบอัคคีภัยแบบไร้สายในประเทศของฉัน จำเป็นต้องพัฒนาไมโครโปรเซสเซอร์สำหรับการตรวจสอบอัคคีภัยแบบไร้สาย ระบบ. บทความนี้เสร็จสิ้นการออกแบบทางกายภาพของชิปไมโครคอนโทรลเลอร์สำหรับระบบตรวจจับอัคคีภัยโดยเฉพาะ
สถาปัตยกรรมชิป SW-A 1 ตัว
ชิป SW-A เป็นชิปควบคุมไฮบริดแบบดิจิตอล-อนาล็อกโดยเฉพาะสำหรับระบบตรวจจับอัคคีภัยแบบไร้สายที่ใช้ ARM Cortex-M0 รถบัสใช้สถาปัตยกรรมบัสคู่ AMBA AHB และ APB ความถี่ในการทำงานสามารถเข้าถึงได้ถึง 50 MHz และรองรับหลายระดับ การแบ่งความถี่ภายใน ยังสามารถทำงานที่ความถี่ต่ำมากในโหมดสแตนด์บาย ในตัวอัตราการสุ่มตัวอย่างสูง 12 บิตต่อเนื่องประมาณ 8 ช่อง ADC ซึ่งสามารถสแกนตามลำดับจากเซ็นเซอร์ 8 (เช่นเซ็นเซอร์อุณหภูมิ เซ็นเซอร์ควัน เซ็นเซอร์ความเข้มแสง ฯลฯ.) ) สัญญาณจะถูกสุ่มตัวอย่างโดยตรง แปลง และ บันทึกไว้ โปรแกรมตรวจจับหลักสามารถอ่านข้อมูลตัวอย่างที่สอดคล้องกับเซ็นเซอร์เป้าหมายสำหรับการประมวลผลและตรวจสอบว่าเกิดเพลิงไหม้หรือไม่
ในตัว 18 KBSRAM ซึ่งสามารถใช้เป็น FLASH และ RAM ได้อย่างยืดหยุ่นเพื่อตอบสนองการตรวจสอบไฟและการจัดเก็บขั้นตอนการประมวลผลอย่างง่าย รองรับการทำงานของ ISP (การเขียนโปรแกรมในระบบ) และการทำงานของ IAP (การเขียนโปรแกรมในแอปพลิเคชัน) ซึ่งไม่เพียงแต่สะดวกสำหรับการอัปเดตและอัปเกรดโปรแกรมตรวจสอบอัคคีภัยหลักเท่านั้น แต่ยังรวมถึงการเพิ่มประสิทธิภาพซอฟต์แวร์อีกด้วย อินเทอร์เฟซประกอบด้วยอินเทอร์เฟซ UART มาตรฐานอุตสาหกรรม อินเทอร์เฟซการสื่อสาร SSI (รองรับโปรโตคอล SPI, MicroWire และ SSI) และ PWM 3 กลุ่ม (6 ช่อง) อินเทอร์เฟซและโมดูลการทำงานที่หลากหลายทำให้ชิปนี้มีศักยภาพที่ดีในการขยายฟังก์ชัน
2 การออกแบบทางกายภาพของชิป SW-A
2.1 นำกระบวนการออกแบบทางกายภาพมาใช้
การออกแบบทางกายภาพของชิป SW-A ดำเนินการด้วยความช่วยเหลือของเครื่องมือ EDA IC Compiler ของ Synopsys โดยใช้กระบวนการออกแบบทั่วไปของ IC Compiler ขึ้นอยู่กับกระบวนการ TSMC (TSMC) 180 nm CMOS หลังจากที่การออกแบบทางกายภาพพร้อมแล้ว (การออกแบบไลบรารีลอจิก การตั้งค่าไลบรารีจริง การตั้งค่าไฟล์ที่เกี่ยวข้องกับ TLU-Plus และการตั้งค่ารายการอ่านระดับเกตเวย์และข้อจำกัดการหน่วงเวลามาตรฐาน) คุณสามารถเริ่มการออกแบบทางกายภาพ และทำการออกแบบให้เสร็จสิ้น การวางแผน (Designplanning), Placement, Clock tree Syn-thesis, Routing และ Chip Finish
2.2 การวางแผนการออกแบบ
การวางแผนการออกแบบเป็นขั้นตอนที่สำคัญมากในการออกแบบทางกายภาพของชิป ส่วนใหญ่ประกอบด้วยแบบแปลนและ Powerplant
ภายใต้สถานการณ์ปกติ ก่อนที่เลย์เอาต์จะเริ่มต้น นักออกแบบมักจะต้องใช้เวลามากกับแผนผังชั้นและแผนผังชั้น คุณภาพของแผนการออกแบบจะกำหนดการใช้พลังงานของชิปโดยตรง ความแออัดของเซลล์มาตรฐาน การปิดไทม์มิ่ง ความเสถียรของแหล่งจ่ายไฟ ฯลฯ ดังนั้น การวางแผนการออกแบบจึงเป็นขั้นตอนที่มีการทำซ้ำมากที่สุดและการออกแบบด้วยตนเองในกระบวนการออกแบบทางกายภาพทั้งหมด .
แผนผังชั้นต้องกรอกเลย์เอาต์ IO การวาง PAD การวางตำแหน่งมาโคร (รวมถึงโมดูลแอนะล็อก หน่วยเก็บข้อมูล ฯลฯ) ตลอดจนการตั้งค่ารูปร่างของชิป ความแออัด (ความแออัด) และการตั้งค่าพื้นที่ ในฐานะที่เป็นชิปควบคุมที่มุ่งเน้นผู้ใช้ เลย์เอาต์ของ IO ต้องพิจารณาถึงความต้องการของผู้ใช้และข้อกำหนดในการออกแบบอย่างครอบคลุม และขนาดแนวตั้งและแนวนอนของ PAD ที่ใช้งานได้ต่างกันก็แตกต่างกันเช่นกัน ในเอกสารนี้ PAD ที่มีขนาดที่ใหญ่กว่าทั้งในแนวตั้งและแนวนอนจะอยู่ที่ด้านเหนือและใต้ของชิป และวาง PAD ที่มีขนาดทิศทางเดียวที่เล็กกว่าไว้ทางด้านตะวันออกและตะวันตกของชิปที่มีด้านขนาดใหญ่ หันหน้าไปทางทิศใต้และทิศเหนือ (ดูรูปที่ 2(ก)) วาง PAD รอบชิปด้วยขนาดที่ใหญ่กว่าในทั้งสองทิศทาง (ดูรูปที่ 2(b)) การออกแบบนี้มีประสิทธิภาพมากในการลดพื้นที่ของชิป
มาโครที่ชิปต้องอยู่ในตำแหน่ง ได้แก่ SRAM, ROM, ADC และ ANALOG_TOP บทความนี้จะพิจารณาความสัมพันธ์เชิงตำแหน่งกับ IO อย่างครอบคลุม และหาตำแหน่งรอบๆ ชิป เพื่อให้สามารถจองพื้นที่ว่างในชิปเพื่อวางเซลล์มาตรฐานได้ เพื่อให้แน่ใจว่ามีการเชื่อมต่อระหว่าง Macro และ PAD และหน่วยมาตรฐาน จะมีเพียงพื้นที่ว่างรอบๆ Macro แต่ละอันเท่านั้น ไม่อนุญาตให้วางยูนิตมาตรฐานในบริเวณนี้ไม่ว่ากรณีใดๆ คำสั่งเฉพาะมีดังนี้:
ชิปนี้ได้รับการออกแบบโดยมีพื้นที่สงวนไว้ 40 μm ระหว่างพื้นที่แกนกลางของเซลล์มาตรฐานกับ Macro และ PAD สำหรับวางวงแหวนกำลัง (PowerRing) และสายไฟที่เชื่อมต่อถึงกัน เพื่อป้องกันไม่ให้เซลล์มาตรฐานทับซ้อนกัน ให้ใช้คำสั่งเพื่อให้แน่ใจว่าสามารถวางเซลล์มาตรฐานในช่องที่มีความสูงมากกว่า 10 μm เท่านั้น หลังจากตั้งค่าแผนโครงร่างชิปแล้ว ให้ใช้คำสั่ง creat_fp_placement สำหรับโครงร่างล่วงหน้า ชิปนี้ได้รับการออกแบบและผลิตโดยใช้กระบวนการ TSMC 180 nm ต้องใช้แรงดันไฟฟ้าในการทำงาน 1.8 V และความผันผวนของแรงดันไฟฟ้าสูงสุดที่ยอมรับได้ที่ ±10% ดังนั้น เมื่อวางแผนการจ่ายไฟในบทความนี้ ความต้องการแหล่งจ่ายไฟของชิปและแรงดันตกที่เกิดจากสายเชื่อมต่อจึงได้รับการพิจารณาอย่างถี่ถ้วน ( IR-Drop) และพื้นที่เครือข่ายพลังงานที่เล็กกว่า วงแหวนกำลังสองวงและสายรัดสายไฟ 14 เส้น ( สายรัด) ได้รับการออกแบบ หลังจากวิเคราะห์เครือข่ายพลังงาน (วิเคราะห์เครือข่าย Pow-er) IR-Drop สูงสุดของการออกแบบนี้คือ 29.7 mV รูปที่ 3(a) คือแผนการออกแบบของชิป และรูปที่ 3(b) คือแผนภาพการกระจายแรงดันตกของชิป
2.3 เค้าโครง
คุณภาพของตำแหน่งเป็นกุญแจสู่ความสำเร็จหรือความล้มเหลวของการออกแบบทางกายภาพของชิป งานหลักของเลย์เอาต์คือทำให้เวลาในการติดตั้งและซ่อมแซมยูนิตมาตรฐานในการออกแบบเสร็จสมบูรณ์ ก่อนที่เลย์เอาต์จะเริ่มต้นอย่างเป็นทางการ คุณต้องใช้คำสั่ง check_physical_design เพื่อตรวจสอบว่าการเตรียมเลย์เอาต์เสร็จสมบูรณ์หรือไม่ ต้องแน่ใจว่าตำแหน่งของ Hard Macro และ IO ทั้งหมดได้รับการแก้ไข หมุดตรรกะและหมุดทางกายภาพทั้งหมดในการออกแบบสอดคล้องกัน หน่วยตรรกะทั้งหมดสอดคล้องกับหน่วยทางกายภาพ ขนาดของยูนิตทั้งหมดในการออกแบบได้รับการแก้ไขแล้ว เพื่ออำนวยความสะดวกในการเชื่อมต่อโครงข่ายและการกำหนดเส้นทาง ก่อนเริ่มวางเซลล์มาตรฐาน สามารถตั้งค่าพื้นที่เฉพาะในชิปเป็นการอุดตันตำแหน่ง (การอุดตันตำแหน่ง) ได้ เครื่องมือ ICC มีข้อจำกัดหลายอย่าง เช่น ห้ามเซลล์มาตรฐานสำหรับเลย์เอาต์คร่าวๆ อนุญาตเฉพาะเซลล์มาตรฐานสำหรับการปรับเลย์เอาต์ให้เหมาะสม และอนุญาตเฉพาะการเดินสาย ฯลฯ ในการออกแบบนี้ มีการตั้งค่าพื้นที่การจำกัดเลย์เอาต์หลายส่วนเพื่ออำนวยความสะดวก ADC, ANALOG_TOP ฯลฯ การเชื่อมต่อกับ IO (ดูรูปที่ 4(a))
หลังจากที่เลย์เอาต์พร้อมแล้ว คุณสามารถใช้คำสั่ง place_opt เพื่อดำเนินการเลย์เอาต์โดยมีข้อจำกัดเพิ่มเติม คำสั่งดำเนินการในสถานที่ที่หยาบ การสังเคราะห์เน็ตที่มีพัดลมสูง การเพิ่มประสิทธิภาพทางกายภาพ และการทำให้ถูกต้องตามกฎหมาย กำหนดตำแหน่งของหน่วยตามสามขั้นตอนแรก (ดูรูปที่ 4(b)) และสุดท้ายวางหน่วยมาตรฐานในตำแหน่งที่คำนวณได้อย่างถูกต้องผ่านการทำให้ถูกต้องตามกฎหมาย (ดูรูปที่ 4(c)) คำสั่งเฉพาะสำหรับการออกแบบทางกายภาพของบทความนี้มีดังนี้:
เครื่องมือที่จำเป็นในการซ่อมแซมพื้นที่อื่นนอกเหนือจากเส้นทางนาฬิกาวิกฤต ด้วยความพยายามในระดับสูง ใช้เครื่องมือควบคุมตัวเลือก "-congestion" เพื่อลดความแออัดของชิปให้มากที่สุดเพื่ออำนวยความสะดวกในการเดินสายในภายหลัง และใช้ตัวเลือก "-pow-er" เพื่อควบคุมการเพิ่มประสิทธิภาพเครื่องมือ การใช้พลังงานที่รั่ว การใช้พลังงานแบบไดนามิก และพลังงานต่ำ เค้าโครง
หลังจากเค้าโครงเสร็จสิ้น การใช้พื้นที่ของชิปจะแสดงในตารางที่ 1 ระดับความแออัดจะเข้มข้นระหว่าง 0.625 ถึง 0.875 และระดับความแออัดจะปานกลาง ไม่มีการสูญเสียพื้นที่ชิปอันเนื่องมาจากการใช้เศษน้อยหรือความแออัดที่มากเกินไป สิ่งนี้นำไปสู่ความยุ่งยากในการออกแบบในภายหลังและแม้กระทั่งการออกแบบใหม่
2.4 การสังเคราะห์ต้นไม้นาฬิกา
งานหลักของ Clock Tree Synthesis คือการควบคุมความเบี่ยงเบนของนาฬิกาภายในช่วงที่ยอมรับได้เพื่อให้แน่ใจว่าชิปทำงานได้อย่างมีประสิทธิภาพและปราศจากข้อผิดพลาด กลยุทธ์การสังเคราะห์แผนผังนาฬิกาของชิปนี้มีดังนี้: การสังเคราะห์ตรรกะของแผนผังนาฬิกา (clock-cts) การสังเคราะห์ทางกายภาพของแผนผังนาฬิกา (clock-psyn) และการเดินสายไฟของแผนผังนาฬิกา (clock-route) ขั้นตอนการสังเคราะห์ลอจิกของแผนผังนาฬิกาทำงานเพียงสองงานเท่านั้น: โดยการคำนวณการหน่วงเวลาในแต่ละเส้นทางนาฬิกา ตำแหน่งและขนาดของบัฟเฟอร์ (บัฟเฟอร์ อินเวอร์เตอร์) ที่ต้องแทรก (ควบคุมโดยตัวเลือกคำสั่ง -only_cts) จะได้รับ ; เนื่องจากการทำงานของเครือข่ายนาฬิกา การบริโภคคิดเป็นสัดส่วนที่มากของการใช้พลังงานทั้งหมด ดังนั้นจึงต้องดำเนินการเพิ่มประสิทธิภาพการใช้พลังงาน (-กำลัง) ในระหว่างการสังเคราะห์แผนผังนาฬิกาและจะไม่มีการเดินสายไฟในขั้นตอนนี้ คำสั่งเฉพาะมีดังนี้:
ในขั้นตอนของการสังเคราะห์ทางกายภาพของแผนผังนาฬิกา บัฟเฟอร์ที่แทรกจะถูกวางไว้ในตำแหน่งที่ถูกต้อง ทำการสกัด RC และความล่าช้าในการแทรกสูงสุด ความล่าช้าในการแทรกต่ำสุด ค่าเบี่ยงเบนนาฬิกาสูงสุด และเวลาการแปลงสูงสุดของเครือข่ายนาฬิกาโดย อ้างถึงไฟล์ข้อจำกัดการหน่วงเวลา (SDC) และซ่อมแซมการระงับการละเมิดในการออกแบบ เพื่ออำนวยความสะดวกในการเดินสายของเครือข่ายที่ไม่ใช่นาฬิกา จำเป็นต้องเพิ่มตัวเลือก -ar-ea_recovery ในขณะนี้เพื่อลดพื้นที่การเชื่อมต่อ การใช้พลังงานยังคงได้รับการปรับให้เหมาะสมในขั้นตอนนี้ เมื่อเสร็จสิ้นการกำหนดเส้นทางแผนผังนาฬิกา บทความนี้ใช้แบบจำลอง arnoldi เพื่อคำนวณการหน่วงเวลาของแผนผังนาฬิกา และวิธีการวนซ้ำ 15 รอบสำหรับการกำหนดเส้นทางนาฬิกา ตารางที่ 2 แสดงสถานการณ์เวลาของการออกแบบก่อนการสังเคราะห์นาฬิกา เห็นได้ชัดว่ามีหลายเส้นทางที่สำคัญและมีการละเมิดเวลาจัดตั้งหลายครั้ง หลังจากการสังเคราะห์ต้นไม้นาฬิกาเสร็จสิ้น นาฬิกาจะถูกตรวจสอบอีกครั้ง และไม่พบการละเมิดของนาฬิกา แสดงว่าการสังเคราะห์ต้นไม้นาฬิกาเสร็จสมบูรณ์
2.5 การเดินสายไฟและชิปเสร็จสิ้น
บทความนี้แยกการกำหนดเส้นทางและการเพิ่มประสิทธิภาพ ขั้นแรก กำหนดเส้นทางทั่วโลกให้สมบูรณ์ กำหนดเส้นทางโดยละเอียด และค้นหาและซ่อมแซมในขั้นตอนการกำหนดเส้นทางเริ่มต้น จากนั้นใช้อัลกอริธึมทอพอโลยีเพื่อปรับเส้นทางให้เหมาะสมที่สุด และในขณะเดียวกัน กำลังไฟฟ้าที่รั่วไหลจะถูกปรับให้เหมาะสมที่สุด เพื่อป้องกันไม่ให้เกิดเอฟเฟกต์เสาอากาศ การออกแบบการซ่อมแซมเอฟเฟกต์เสาอากาศจะดำเนินการบนชิปในระหว่างขั้นตอนการทำให้ชิปเสร็จสมบูรณ์ ในขณะนี้ ยังมีพื้นที่ว่างในชิป และจำเป็นต้องเติม filer เพื่อให้เป็นไปตามข้อกำหนดของ DRC รูปที่ 5 คือเลย์เอาต์การออกแบบทางกายภาพของชิป และตารางที่ 3 คือพื้นที่และการใช้พลังงานของชิป จะเห็นได้ว่าพื้นที่ทั้งหมดคือ 2 794 371.012 703 μm2 และการใช้พลังงานรวมอยู่ที่ 11.635 4 mW การจำลองพิสูจน์ว่าชิปทำงานที่ความถี่สัญญาณนาฬิกา 50 MHz การทำงานปกติ ตรงตามข้อกำหนดการออกแบบ พิสูจน์ว่าการออกแบบนี้ถูกต้องและมีประสิทธิภาพ
ข้อสรุป 3
ตามกระบวนการ TSMC 180 นาโนเมตร บทความนี้ได้เสร็จสิ้นการออกแบบทางกายภาพของชิปไมโครโปรเซสเซอร์ที่ใช้ในระบบตรวจสอบอัคคีภัยแบบไร้สาย หลังจากใช้กลยุทธ์ต่างๆ ในการวางแผนเลย์เอาต์ชิป เลย์เอาต์ การสังเคราะห์แผนผังนาฬิกา และขั้นตอนการออกแบบสายไฟ ผลลัพธ์จะได้รับ เลย์เอาต์ พื้นที่ การใช้พลังงาน และรายงานอื่นๆ ของชิป หลังจากการออกแบบทางกายภาพ ตัวบ่งชี้การออกแบบของชิปตรงตามข้อกำหนดการออกแบบ ซึ่งพิสูจน์ความถูกต้องของการออกแบบทางกายภาพของชิป