"Attualmente, nelle prime fasi di monitoraggio e allarme antincendio degli edifici, viene ancora utilizzata la rete cablata. Le linee sono sparse in tutto l'edificio e il costo di installazione iniziale è elevato. Allo stesso tempo, la linea stessa è anche un grande pericolo di incendio. Pertanto, è nato un nuovo tipo di sistema di monitoraggio antincendio wireless, che è comodo e veloce da installare, il suo costo è inferiore e ha uno spazio di applicazione più ampio. Il microcontrollore è uno dei componenti principali del sistema di monitoraggio antincendio. I microprocessori e i microcontrollori per uso generico non sono in grado di soddisfare i requisiti di basso consumo energetico e basso costo del chip master del nodo nel sistema di monitoraggio antincendio wireless.
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Attualmente, nelle prime fasi di monitoraggio e allarme antincendio degli edifici, viene ancora utilizzata la rete cablata. Le linee sono sparse in tutto l'edificio e il costo di installazione iniziale è elevato. Allo stesso tempo, la linea stessa è anche un grande pericolo di incendio. Pertanto, è nato un nuovo tipo di sistema di monitoraggio antincendio wireless, che è comodo e veloce da installare, il suo costo è inferiore e ha uno spazio di applicazione più ampio. Il microcontrollore è uno dei componenti principali del sistema di monitoraggio antincendio. I microprocessori e i microcontrollori per uso generico non sono in grado di soddisfare i requisiti di basso consumo energetico e basso costo del chip master del nodo nel sistema di monitoraggio antincendio wireless.
Per padroneggiare il nucleo la tecnologia del sistema di monitoraggio degli incendi senza fili, stabilire una piattaforma software e hardware con diritti di proprietà intellettuale indipendenti e promuovere lo sviluppo del sistema di monitoraggio degli incendi senza fili del mio paese, è necessario sviluppare un microprocessore per il sistema di monitoraggio degli incendi senza fili. Questo articolo ha completato la progettazione fisica di un chip microcontrollore dedicato al sistema di rilevazione incendi.
1 architettura del chip SW-A
Il chip SW-A è un chip controller ibrido digitale-analogico dedicato per il sistema di rivelazione incendio wireless basato su ARM Cortex-M0. Il bus adotta l'architettura dual-bus AMBA AHB e APB. La frequenza operativa può arrivare fino a 50 MHz e supporta più livelli. Divisione di frequenza interna, può funzionare anche a bassissima frequenza in modalità standby; incorporato un'alta frequenza di campionamento ADC a 12 canali ad approssimazione successiva a 8 bit, che può eseguire la scansione sequenziale da 8 sensori (come la temperatura sensore, sensore di fumo, sensore di intensità luminosa, ecc.) ) Il segnale viene campionato, convertito e salvato direttamente. Il programma di rilevamento principale può leggere i dati campionati corrispondenti al sensore target per l'elaborazione e determinare se si è verificato un incendio.
18 KBSRAM incorporati, che possono essere utilizzati come FLASH e RAM in modo flessibile per soddisfare il monitoraggio degli incendi e l'archiviazione di semplici procedure di elaborazione. Supporta il funzionamento ISP (in-system programming) e IAP (in-application programming), che non è solo conveniente per l'aggiornamento e l'aggiornamento del programma principale di monitoraggio degli incendi, ma anche per l'ottimizzazione del software. L'interfaccia include l'interfaccia UART standard del settore, l'interfaccia di comunicazione SSI (che supporta il protocollo SPI, MicroWire e SSI) e 3 gruppi (6 canali) PWM. Le ricche interfacce e i moduli funzionali rendono questo chip un grande potenziale nell'espansione delle funzioni.
2 Progettazione fisica del chip SW-A
2.1 Il processo di progettazione fisica adottato
La progettazione fisica del chip SW-A viene eseguita con l'aiuto dello strumento EDA di Synopsys IC Compiler, utilizzando il tipico processo di progettazione di IC Compiler. Basato sul processo CMOS TSMC (TSMC) a 180 nm. Dopo che la progettazione fisica è pronta (progettazione della libreria logica, impostazione della libreria fisica, impostazione dei file relativi a TLU-Plus e impostazione della netlist a livello di gate di lettura e dei vincoli di ritardo standard), è possibile avviare la progettazione fisica e completare la progettazione pianificazione (Designplanning), Placement, Clock Tree Synthesis, Routing e Chip Finish.
2.2 Pianificazione del progetto
Progettazione La pianificazione è un passaggio molto importante nella progettazione fisica del chip; comprende principalmente Planimetria e Powerplant.
In circostanze normali, prima dell'inizio del layout, i progettisti hanno spesso bisogno di dedicare molto tempo alla planimetria e al powerplan. La qualità del piano di progettazione determina direttamente il consumo energetico del chip, la congestione delle celle standard, la chiusura dei tempi, la stabilità dell'alimentazione, ecc. Pertanto, la pianificazione del progetto è il passaggio con il maggior numero di ripetizioni e progettazione manuale nell'intero processo di progettazione fisica .
La planimetria deve completare il layout IO, il posizionamento del PAD, il posizionamento della Macro (inclusi moduli analogici, unità di archiviazione, ecc.), nonché la forma del chip, la congestione (Congestione) e le impostazioni dell'area. Essendo un chip di controllo orientato all'utente, il layout dell'IO deve considerare in modo completo le esigenze dell'utente e i requisiti di progettazione e anche le dimensioni verticali e orizzontali dei diversi PAD funzionali sono diverse. In questo documento, il PAD con dimensioni maggiori sia in direzione verticale che orizzontale è posizionato sui lati nord e sud del chip, e il PAD con dimensioni unidirezionali più piccolo è posizionato sui lati est e ovest del chip con il lato grande esposto a sud e nord (vedi Figura 2(a)). Posizionare il PAD attorno al chip con una dimensione maggiore in entrambe le direzioni (vedi Figura 2 (b)). Questo design è molto efficace nel ridurre l'area del chip.
Le macro che il chip deve posizionare includono SRAM, ROM, ADC e ANALOG_TOP. Questo articolo considera in modo completo la loro relazione posizionale con IO e li localizza intorno al chip, in modo che un'area vuota possa essere riservata nel chip per posizionare le celle standard. Per garantire l'interconnessione tra Macro e PAD e unità standard, è presente solo un'area vuota attorno a ciascuna Macro. Le unità standard non possono essere piazzate in quest'area in nessun caso. I comandi specifici sono i seguenti:
Questo chip è progettato con un'area riservata di 40 μm tra l'area centrale della cella standard e la Macro e il PAD per posizionare l'anello di alimentazione (PowerRing) e il cablaggio di interconnessione. Per evitare che le celle standard si sovrappongano, utilizzare il comando per assicurarsi che le celle standard possano essere posizionate solo in canali con altezza maggiore di 10 μm. Dopo aver impostato il piano di layout del chip, usa il comando creat_fp_placement per il pre-layout. Questo chip è progettato e prodotto utilizzando il processo TSMC 180 nm. Richiede una lavorazione voltaggio di 1.8 V e una fluttuazione di tensione massima tollerabile di ±10%. Pertanto, quando si pianifica l'alimentazione in questo articolo, vengono considerati in modo completo i requisiti di alimentazione del chip e la caduta di tensione causata dalla linea di interconnessione ( IR-Drop) e un'area di rete di alimentazione più piccola, due anelli di alimentazione e 14 cinghie di alimentazione ( cinturino) sono progettati. Dopo aver analizzato la rete di alimentazione (Analyze Power Network), il massimo IR-Drop di questo progetto è 29.7 mV. La Figura 3 (a) è il piano di progettazione del chip e la Figura 3 (b) è il diagramma di distribuzione della caduta di tensione del chip.
2.3 Disposizione
La qualità del posizionamento è la chiave del successo o del fallimento della progettazione fisica del chip. Il compito principale del layout è completare il tempo di installazione per posizionare e riparare le unità standard nel progetto. Prima che il layout inizi ufficialmente, è necessario utilizzare il comando check_physical_design per verificare se la preparazione del layout è completa. Bisogna assicurarsi che le posizioni di tutte le Hard Macro e IO siano fisse; tutti i pin logici e fisici nel design corrispondono tra loro; ad esse corrispondono tutte le unità logiche L'unità fisica; le dimensioni di tutte le unità nel progetto sono state corrette. Per facilitare l'interconnessione e l'instradamento, prima di iniziare a posizionare le celle standard, è possibile impostare un'area specifica nel chip come Place-ment Blockage (Place-ment Blockage). Gli strumenti ICC hanno varie restrizioni, come vietare le celle standard per il layout approssimativo, consentire solo le celle standard per l'ottimizzazione del layout e consentire solo il cablaggio, ecc.; in questo progetto, sono impostate più aree di restrizione del layout per facilitare ADC, ANALOG_TOP, ecc. Connessione con IO (vedi Figura 4 (a)).
Dopo che il layout è pronto, puoi utilizzare il comando place_opt per eseguire il layout con vincoli aggiuntivi. Il comando esegue il posto grossolano, la sintesi della rete ad alto fanout, l'ottimizzazione fisica e la legalizzazione. Determinare la posizione dell'unità tramite i primi tre passaggi (vedere la Figura 4 (b)) e infine posizionare correttamente l'unità standard nella posizione calcolata tramite la legalizzazione (vedere la Figura 4 (c)). I comandi specifici per la progettazione fisica di questo articolo sono i seguenti:
Sono necessari strumenti per riparare aree diverse dal percorso critico dell'orologio, con un alto grado di sforzo. Utilizzare lo strumento di controllo dell'opzione "-congestion" per ridurre il più possibile la congestione del chip per facilitare il cablaggio successivo e utilizzare l'opzione "-pow-er" per controllare l'ottimizzazione dello strumento Consumo energetico di dispersione, consumo energetico dinamico e basso consumo disposizione.
Una volta completato il layout, l'utilizzo dell'area del chip è mostrato nella Tabella 1. Il grado di congestione è concentrato tra 0.625 e 0.875 e il grado di congestione è moderato. Non vi è né spreco di area del truciolo a causa del basso utilizzo del truciolo né dell'eccessiva congestione. Ciò porta a difficoltà nella progettazione successiva e persino nella riprogettazione.
2.4 Sintesi dell'albero dell'orologio
Uno dei compiti principali di Clock Tree Synthesis è controllare la deviazione del clock entro un intervallo accettabile per garantire il funzionamento efficiente e privo di errori del chip. La strategia di sintesi dell'albero dell'orologio di questo chip è la seguente: la sintesi logica dell'albero dell'orologio (clock-cts), la sintesi fisica dell'albero dell'orologio (clock-psyn) e il cablaggio dell'albero dell'orologio (clock-route). La fase di sintesi logica dell'albero del clock svolge solo due compiti: calcolando il ritardo su ogni percorso di clock, si ottengono la posizione e la dimensione del buffer (buffer, inverter) da inserire (controllato dall'opzione del comando -only_cts) ; a causa della funzione della rete di clock Il consumo rappresenta una percentuale molto ampia del consumo energetico totale, quindi l'ottimizzazione del consumo di potenza (-power) deve essere eseguita durante la sintesi dell'albero di clock e in questa fase non viene eseguito alcun cablaggio. I comandi specifici sono i seguenti:
Nella fase di sintesi fisica dell'albero del clock, il buffer inserito viene posizionato in una posizione accurata, viene eseguita l'estrazione RC e il ritardo di inserimento massimo, il ritardo di inserimento minimo, la deviazione di clock massima e il tempo di conversione massimo della rete di clock vengono controllati da facendo riferimento al file dei vincoli di ritardo (SDC). E ripara la violazione della sospensione nel progetto. Per facilitare il cablaggio della rete non-clock, l'opzione -ar-ea_recovery deve essere aggiunta in questo momento per ridurre l'area di connessione. Il consumo energetico è ancora ottimizzato in questa fase. Quando si completa l'instradamento dell'albero del clock, questo articolo utilizza il modello arnoldi per calcolare con precisione il ritardo dell'albero dell'orologio e il metodo iterativo di 15 cicli per l'instradamento dell'orologio. La tabella 2 è la situazione temporale del progetto prima della sintesi dell'orologio. È ovvio che ci sono più percorsi critici e ci sono molte violazioni dei tempi di stabilimento; dopo che la sintesi dell'albero dell'orologio è stata completata, viene eseguito il controllo dell'orologio e non viene rilevata alcuna violazione dell'orologio, indicando che la sintesi dell'albero dell'orologio è completata.
2.5 Cablaggio e completamento del chip
Questo articolo separa il cablaggio e la sua ottimizzazione. Innanzitutto, completare il routing globale, il routing dei dettagli e la ricerca e riparazione nella fase iniziale del cablaggio, quindi utilizzare algoritmi di topologia per ottimizzare il cablaggio e, allo stesso tempo, ottimizzare il consumo di corrente di dispersione. Al fine di prevenire il verificarsi dell'effetto antenna, il progetto di riparazione dell'effetto antenna viene eseguito sul chip durante la fase di completamento del chip. A questo punto, ci sono ancora aree vuote nel chip e il filer deve essere riempito per soddisfare i requisiti DRC. La Figura 5 è il layout di progettazione fisica del chip. La tabella 3 è l'area e il consumo energetico del chip. Si può vedere che l'area totale è 2 794 371.012 703 μm2 e il consumo energetico totale è 11.635 4 mW. La simulazione dimostra che il chip funziona a una frequenza di clock di 50 MHz Lavoro normale, soddisfa i requisiti di progettazione, dimostra che questo progetto è corretto ed efficace.
Conclusione 3
Basato sul processo TSMC 180 nm, questo documento ha completato la progettazione fisica di un chip microprocessore utilizzato nel sistema di monitoraggio antincendio wireless. Dopo aver utilizzato diverse strategie per completare la pianificazione del layout del chip, il layout, la sintesi dell'albero dell'orologio e le fasi di progettazione del cablaggio, si ottengono i risultati Il layout, l'area, il consumo energetico e altri rapporti del chip. Dopo la progettazione fisica, gli indicatori di progettazione del chip soddisfano i requisiti di progettazione, il che dimostra la correttezza della progettazione fisica del chip.
Attualmente, nelle prime fasi di monitoraggio e allarme antincendio degli edifici, viene ancora utilizzata la rete cablata. Le linee sono sparse in tutto l'edificio e il costo di installazione iniziale è elevato. Allo stesso tempo, la linea stessa è anche un grande pericolo di incendio. Pertanto, è nato un nuovo tipo di sistema di monitoraggio antincendio wireless, che è comodo e veloce da installare, il suo costo è inferiore e ha uno spazio di applicazione più ampio. Il microcontrollore è uno dei componenti principali del sistema di monitoraggio antincendio. I microprocessori e i microcontrollori per uso generico non sono in grado di soddisfare i requisiti di basso consumo energetico e basso costo del chip master del nodo nel sistema di monitoraggio antincendio wireless.
Per padroneggiare la tecnologia di base del sistema di monitoraggio antincendio wireless, stabilire una piattaforma software e hardware con diritti di proprietà intellettuale indipendenti e promuovere lo sviluppo del sistema di monitoraggio antincendio wireless del mio paese, è necessario sviluppare un microprocessore per il monitoraggio antincendio wireless sistema. Questo articolo ha completato la progettazione fisica di un chip microcontrollore dedicato al sistema di rivelazione incendio.
1 architettura del chip SW-A
Il chip SW-A è un chip controller ibrido digitale-analogico dedicato per il sistema di rivelazione incendio wireless basato su ARM Cortex-M0. Il bus adotta l'architettura dual-bus AMBA AHB e APB. La frequenza operativa può arrivare fino a 50 MHz e supporta più livelli. Divisione di frequenza interna, può funzionare anche a bassissima frequenza in modalità standby; incorporato un ADC a 12 canali ad approssimazione successiva a 8 bit ad alta frequenza di campionamento, che può scansionare in sequenza da 8 sensori (come sensore di temperatura, sensore di fumo, sensore di intensità della luce, ecc.) Il segnale viene campionato direttamente, convertito e salvato. Il programma di rilevamento principale può leggere i dati campionati corrispondenti al sensore target per l'elaborazione e determinare se si è verificato un incendio.
18 KBSRAM incorporati, che possono essere utilizzati come FLASH e RAM in modo flessibile per soddisfare il monitoraggio degli incendi e l'archiviazione di semplici procedure di elaborazione. Supporta il funzionamento ISP (in-system programming) e IAP (in-application programming), che non è solo conveniente per l'aggiornamento e l'aggiornamento del programma principale di monitoraggio degli incendi, ma anche per l'ottimizzazione del software. L'interfaccia include l'interfaccia UART standard del settore, l'interfaccia di comunicazione SSI (che supporta il protocollo SPI, MicroWire e SSI) e 3 gruppi (6 canali) PWM. Le ricche interfacce e i moduli funzionali rendono questo chip un grande potenziale nell'espansione delle funzioni.
2 Progettazione fisica del chip SW-A
2.1 Il processo di progettazione fisica adottato
La progettazione fisica del chip SW-A viene eseguita con l'aiuto dello strumento EDA di Synopsys IC Compiler, utilizzando il tipico processo di progettazione di IC Compiler. Basato sul processo CMOS TSMC (TSMC) a 180 nm. Dopo che la progettazione fisica è pronta (progettazione della libreria logica, impostazione della libreria fisica, impostazione dei file relativi a TLU-Plus e impostazione della netlist a livello di gate di lettura e dei vincoli di ritardo standard), è possibile avviare la progettazione fisica e completare la progettazione pianificazione (Designplanning), Placement, Clock Tree Synthesis, Routing e Chip Finish.
2.2 Pianificazione del progetto
Progettazione La pianificazione è un passaggio molto importante nella progettazione fisica del chip; comprende principalmente Planimetria e Powerplant.
In circostanze normali, prima dell'inizio del layout, i progettisti hanno spesso bisogno di dedicare molto tempo alla planimetria e al powerplan. La qualità del piano di progettazione determina direttamente il consumo energetico del chip, la congestione delle celle standard, la chiusura dei tempi, la stabilità dell'alimentazione, ecc. Pertanto, la pianificazione del progetto è il passaggio con il maggior numero di ripetizioni e progettazione manuale nell'intero processo di progettazione fisica .
La planimetria deve completare il layout IO, il posizionamento del PAD, il posizionamento della Macro (inclusi moduli analogici, unità di archiviazione, ecc.), nonché la forma del chip, la congestione (Congestione) e le impostazioni dell'area. Essendo un chip di controllo orientato all'utente, il layout dell'IO deve considerare in modo completo le esigenze dell'utente e i requisiti di progettazione e anche le dimensioni verticali e orizzontali dei diversi PAD funzionali sono diverse. In questo documento, il PAD con dimensioni maggiori sia in direzione verticale che orizzontale è posizionato sui lati nord e sud del chip, e il PAD con dimensioni unidirezionali più piccolo è posizionato sui lati est e ovest del chip con il lato grande esposto a sud e nord (vedi Figura 2(a)). Posizionare il PAD attorno al chip con una dimensione maggiore in entrambe le direzioni (vedi Figura 2 (b)). Questo design è molto efficace nel ridurre l'area del chip.
Le macro che il chip deve posizionare includono SRAM, ROM, ADC e ANALOG_TOP. Questo articolo considera in modo completo la loro relazione posizionale con IO e li localizza intorno al chip, in modo che un'area vuota possa essere riservata nel chip per posizionare le celle standard. Per garantire l'interconnessione tra Macro e PAD e unità standard, è presente solo un'area vuota attorno a ciascuna Macro. Le unità standard non possono essere piazzate in quest'area in nessun caso. I comandi specifici sono i seguenti:
Questo chip è progettato con un'area riservata di 40 μm tra l'area centrale della cella standard e la Macro e il PAD per posizionare l'anello di alimentazione (PowerRing) e il cablaggio di interconnessione. Per evitare che le celle standard si sovrappongano, utilizzare il comando per assicurarsi che le celle standard possano essere posizionate solo in canali con altezza maggiore di 10 μm. Dopo aver impostato il piano di layout del chip, usa il comando creat_fp_placement per il pre-layout. Questo chip è progettato e prodotto utilizzando il processo TSMC 180 nm. Richiede una tensione di lavoro di 1.8 V e una fluttuazione di tensione massima tollerabile di ±10%. Pertanto, quando si pianifica l'alimentazione in questo articolo, vengono considerati in modo completo i requisiti di alimentazione del chip e la caduta di tensione causata dalla linea di interconnessione ( IR-Drop) e un'area di rete di alimentazione più piccola, due anelli di alimentazione e 14 cinghie di alimentazione ( cinturino) sono progettati. Dopo aver analizzato la rete di alimentazione (Analyze Power Network), il massimo IR-Drop di questo progetto è 29.7 mV. La Figura 3 (a) è il piano di progettazione del chip e la Figura 3 (b) è il diagramma di distribuzione della caduta di tensione del chip.
2.3 Disposizione
La qualità del posizionamento è la chiave del successo o del fallimento della progettazione fisica del chip. Il compito principale del layout è completare il tempo di installazione per posizionare e riparare le unità standard nel progetto. Prima che il layout inizi ufficialmente, è necessario utilizzare il comando check_physical_design per verificare se la preparazione del layout è completa. Bisogna assicurarsi che le posizioni di tutte le Hard Macro e IO siano fisse; tutti i pin logici e fisici nel design corrispondono tra loro; ad esse corrispondono tutte le unità logiche L'unità fisica; le dimensioni di tutte le unità nel progetto sono state corrette. Per facilitare l'interconnessione e l'instradamento, prima di iniziare a posizionare le celle standard, è possibile impostare un'area specifica nel chip come Place-ment Blockage (Place-ment Blockage). Gli strumenti ICC hanno varie restrizioni, come vietare le celle standard per il layout approssimativo, consentire solo le celle standard per l'ottimizzazione del layout e consentire solo il cablaggio, ecc.; in questo progetto, sono impostate più aree di restrizione del layout per facilitare ADC, ANALOG_TOP, ecc. Connessione con IO (vedi Figura 4 (a)).
Dopo che il layout è pronto, puoi utilizzare il comando place_opt per eseguire il layout con vincoli aggiuntivi. Il comando esegue il posto grossolano, la sintesi della rete ad alto fanout, l'ottimizzazione fisica e la legalizzazione. Determinare la posizione dell'unità tramite i primi tre passaggi (vedere la Figura 4 (b)) e infine posizionare correttamente l'unità standard nella posizione calcolata tramite la legalizzazione (vedere la Figura 4 (c)). I comandi specifici per la progettazione fisica di questo articolo sono i seguenti:
Sono necessari strumenti per riparare aree diverse dal percorso critico dell'orologio, con un alto grado di sforzo. Utilizzare lo strumento di controllo dell'opzione "-congestion" per ridurre il più possibile la congestione del chip per facilitare il cablaggio successivo e utilizzare l'opzione "-pow-er" per controllare l'ottimizzazione dello strumento Consumo energetico di dispersione, consumo energetico dinamico e basso consumo disposizione.
Una volta completato il layout, l'utilizzo dell'area del chip è mostrato nella Tabella 1. Il grado di congestione è concentrato tra 0.625 e 0.875 e il grado di congestione è moderato. Non vi è né spreco di area del truciolo a causa del basso utilizzo del truciolo né dell'eccessiva congestione. Ciò porta a difficoltà nella progettazione successiva e persino nella riprogettazione.
2.4 Sintesi dell'albero dell'orologio
Uno dei compiti principali di Clock Tree Synthesis è controllare la deviazione del clock entro un intervallo accettabile per garantire il funzionamento efficiente e privo di errori del chip. La strategia di sintesi dell'albero dell'orologio di questo chip è la seguente: la sintesi logica dell'albero dell'orologio (clock-cts), la sintesi fisica dell'albero dell'orologio (clock-psyn) e il cablaggio dell'albero dell'orologio (clock-route). La fase di sintesi logica dell'albero del clock svolge solo due compiti: calcolando il ritardo su ogni percorso di clock, si ottengono la posizione e la dimensione del buffer (buffer, inverter) da inserire (controllato dall'opzione del comando -only_cts) ; a causa della funzione della rete di clock Il consumo rappresenta una percentuale molto ampia del consumo energetico totale, quindi l'ottimizzazione del consumo di potenza (-power) deve essere eseguita durante la sintesi dell'albero di clock e in questa fase non viene eseguito alcun cablaggio. I comandi specifici sono i seguenti:
Nella fase di sintesi fisica dell'albero del clock, il buffer inserito viene posizionato in una posizione accurata, viene eseguita l'estrazione RC e il ritardo di inserimento massimo, il ritardo di inserimento minimo, la deviazione di clock massima e il tempo di conversione massimo della rete di clock vengono controllati da facendo riferimento al file dei vincoli di ritardo (SDC). E ripara la violazione della sospensione nel progetto. Per facilitare il cablaggio della rete non-clock, l'opzione -ar-ea_recovery deve essere aggiunta in questo momento per ridurre l'area di connessione. Il consumo energetico è ancora ottimizzato in questa fase. Quando si completa l'instradamento dell'albero del clock, questo articolo utilizza il modello arnoldi per calcolare con precisione il ritardo dell'albero dell'orologio e il metodo iterativo di 15 cicli per l'instradamento dell'orologio. La tabella 2 mostra la situazione temporale del progetto prima della sintesi dell'orologio. È ovvio che ci sono più percorsi critici e ci sono molte violazioni dei tempi di stabilimento; dopo che la sintesi dell'albero dell'orologio è stata completata, l'orologio viene nuovamente controllato e non viene rilevata alcuna violazione dell'orologio, indicando che la sintesi dell'albero dell'orologio è completa.
2.5 Cablaggio e completamento del chip
Questo articolo separa il routing dall'ottimizzazione. Innanzitutto, completare l'instradamento globale, l'instradamento di dettaglio e la ricerca e riparazione nella fase iniziale dell'instradamento, quindi utilizzare algoritmi di topologia per ottimizzare l'instradamento e, allo stesso tempo, ottimizzare il consumo di corrente di dispersione. Al fine di prevenire il verificarsi dell'effetto antenna, il progetto di riparazione dell'effetto antenna viene eseguito sul chip durante la fase di completamento del chip. A questo punto, ci sono ancora aree vuote nel chip e il filer deve essere riempito per soddisfare i requisiti DRC. La Figura 5 è il layout di progettazione fisica del chip e la Tabella 3 è l'area e il consumo energetico del chip. Si può vedere che l'area totale è 2 794 371.012 703 μm2 e il consumo energetico totale è 11.635 4 mW. La simulazione dimostra che il chip funziona a una frequenza di clock di 50 MHz Lavoro normale, soddisfa i requisiti di progettazione, dimostra che questo progetto è corretto ed efficace.
Conclusione 3
Basato sul processo TSMC 180 nm, questo documento ha completato la progettazione fisica di un chip microprocessore utilizzato nel sistema di monitoraggio antincendio wireless. Dopo aver utilizzato diverse strategie per completare la pianificazione del layout del chip, il layout, la sintesi dell'albero dell'orologio e le fasi di progettazione del cablaggio, si ottengono i risultati Il layout, l'area, il consumo energetico e altri rapporti del chip. Dopo la progettazione fisica, gli indicatori di progettazione del chip soddisfano i requisiti di progettazione, il che dimostra la correttezza della progettazione fisica del chip.