"Hiện nay, trong việc giám sát và báo cháy sớm của các tòa nhà, mạng có dây vẫn được sử dụng. Các đường dây nằm rải rác khắp tòa nhà và chi phí lắp đặt ban đầu cao. Đồng thời, bản thân đường dây cũng là một nguy cơ cháy nổ lớn. Do đó, hệ thống giám sát cháy nổ không dây kiểu mới ra đời, lắp đặt tiện lợi, nhanh chóng, giá thành thấp hơn, không gian ứng dụng lớn hơn. Bộ vi điều khiển là một trong những thành phần cốt lõi của hệ thống giám sát cháy. Các bộ vi xử lý và vi điều khiển đa năng không thể đáp ứng yêu cầu tiêu thụ điện năng thấp và chi phí thấp của chip chủ nút trong hệ thống giám sát cháy không dây.
"
Hiện nay, trong việc giám sát và báo cháy sớm của các tòa nhà, mạng có dây vẫn được sử dụng. Các đường dây nằm rải rác khắp tòa nhà và chi phí lắp đặt ban đầu cao. Đồng thời, bản thân đường dây cũng là một nguy cơ cháy nổ lớn. Do đó, hệ thống giám sát cháy nổ không dây kiểu mới ra đời, lắp đặt tiện lợi, nhanh chóng, giá thành thấp hơn, không gian ứng dụng lớn hơn. Bộ vi điều khiển là một trong những thành phần cốt lõi của hệ thống giám sát cháy. Các bộ vi xử lý và vi điều khiển đa năng không thể đáp ứng yêu cầu tiêu thụ điện năng thấp và chi phí thấp của chip chủ nút trong hệ thống giám sát cháy không dây.
Để làm chủ được cốt lõi công nghệ của hệ thống giám sát hỏa hoạn không dây, thiết lập nền tảng phần mềm và phần cứng với quyền sở hữu trí tuệ độc lập và thúc đẩy sự phát triển hệ thống giám sát hỏa hoạn không dây của nước tôi, cần phát triển bộ vi xử lý cho hệ thống giám sát hỏa hoạn không dây. Bài viết này đã hoàn thành thiết kế vật lý của một chip vi điều khiển chuyên dụng cho hệ thống phát hiện cháy.
1 kiến trúc chip SW-A
Chip SW-A là chip điều khiển lai kỹ thuật số-tương tự chuyên dụng cho hệ thống phát hiện cháy không dây dựa trên ARM Cortex-M0. Bus sử dụng kiến trúc bus kép AMBA AHB và APB. Tần số hoạt động có thể lên đến 50 MHz và hỗ trợ nhiều mức. Phân tần nội bộ, nó cũng có thể chạy ở tần số rất thấp ở chế độ chờ; tích hợp tốc độ lấy mẫu cao ADC 12 kênh xấp xỉ 8 bit liên tiếp, có thể quét tuần tự từ 8 cảm biến (chẳng hạn như nhiệt độ cảm biến, cảm biến khói, cảm biến cường độ ánh sáng, v.v.)) Tín hiệu được lấy mẫu, chuyển đổi và lưu trực tiếp. Chương trình phát hiện chính có thể đọc dữ liệu được lấy mẫu tương ứng với cảm biến mục tiêu để xử lý và xác định xem có cháy xảy ra hay không.
Tích hợp 18 KBSRAM, có thể được sử dụng như FLASH và RAM một cách linh hoạt để đáp ứng việc giám sát cháy và lưu trữ các quy trình xử lý đơn giản. Nó hỗ trợ hoạt động của ISP (lập trình trong hệ thống) và hoạt động IAP (lập trình trong ứng dụng), không chỉ thuận tiện cho việc cập nhật và nâng cấp chương trình giám sát cháy chính mà còn tối ưu hóa phần mềm. Giao diện bao gồm giao diện UART tiêu chuẩn công nghiệp, giao diện truyền thông SSI (hỗ trợ giao thức SPI, MicroWire và SSI), và 3 nhóm (6 kênh) PWM. Giao diện phong phú và các mô-đun chức năng làm cho chip này có tiềm năng lớn trong việc mở rộng chức năng.
2 Thiết kế vật lý của chip SW-A
2.1 Quy trình thiết kế vật lý được thông qua
Thiết kế vật lý của chip SW-A được thực hiện với sự trợ giúp của công cụ EDA của Synopsys IC Trình biên dịch, sử dụng quy trình thiết kế điển hình của IC Compiler. Dựa trên quy trình CMOS 180 nm của TSMC (TSMC). Sau khi thiết kế vật lý đã sẵn sàng (thiết kế thư viện logic, thiết lập thư viện vật lý, đặt các tệp liên quan đến TLU-Plus và đặt danh sách mạng cấp cổng đọc và các ràng buộc độ trễ tiêu chuẩn), bạn có thể bắt đầu thiết kế vật lý và hoàn thành thiết kế lập kế hoạch (Designplanning), Vị trí, Cây đồng hồ Sơ đồ luận, Định tuyến và Kết thúc chip.
2.2 Lập kế hoạch thiết kế
Lập kế hoạch thiết kế là một bước rất quan trọng trong thiết kế vật lý của chip; nó chủ yếu bao gồm Floorplan và Powerplant.
Trong những trường hợp bình thường, trước khi bắt đầu bố trí, các nhà thiết kế thường cần dành nhiều thời gian cho sơ đồ mặt bằng và sơ đồ điện. Chất lượng của kế hoạch thiết kế quyết định trực tiếp đến mức tiêu thụ điện năng của chip, sự tắc nghẽn của các ô tiêu chuẩn, thời gian đóng, độ ổn định của nguồn điện, ... Do đó, lập kế hoạch thiết kế là bước có nhiều lần lặp lại và thiết kế thủ công nhất trong toàn bộ quá trình thiết kế vật lý. .
Sơ đồ tầng phải hoàn thành việc bố trí IO, vị trí PAD, định vị Macro (bao gồm mô-đun tương tự, bộ lưu trữ, v.v.), cũng như hình dạng chip, tắc nghẽn (Congestion) và cài đặt khu vực. Là một chip điều khiển hướng tới người dùng, cách bố trí của IO phải xem xét toàn diện nhu cầu của người dùng và yêu cầu thiết kế, và kích thước chiều dọc và chiều ngang của các PAD chức năng khác nhau cũng khác nhau. Trong bài báo này, PAD với kích thước lớn hơn theo cả chiều dọc và chiều ngang được đặt ở phía bắc và phía nam của chip, và PAD với kích thước một chiều nhỏ hơn được đặt ở phía đông và phía tây của chip với cạnh lớn quay mặt về hướng Nam và Bắc (xem Hình 2 (a)). Đặt PAD xung quanh chip có kích thước lớn hơn theo cả hai hướng (xem Hình 2 (b)). Thiết kế này rất hiệu quả trong việc giảm diện tích của chip.
Các Macro mà chip cần được định vị bao gồm SRAM, ROM, ADC và ANALOG_TOP. Bài báo này xem xét một cách toàn diện mối quan hệ vị trí của chúng với IO và định vị chúng xung quanh chip, để có thể dành một vùng trống trong chip để đặt các ô tiêu chuẩn. Để đảm bảo sự kết nối giữa Macro và PAD và các đơn vị tiêu chuẩn, chỉ có một vùng trống xung quanh mỗi Macro. Các đơn vị tiêu chuẩn không được phép đặt trong khu vực này trong bất kỳ trường hợp nào. Các lệnh cụ thể như sau:
Con chip này được thiết kế với diện tích dành riêng 40 μm giữa vùng lõi của ô tiêu chuẩn với Macro và PAD để đặt vòng nguồn (PowerRing) và kết nối hệ thống dây điện. Để ngăn các ô tiêu chuẩn chồng lên nhau, hãy sử dụng lệnh để đảm bảo rằng các ô tiêu chuẩn chỉ có thể được đặt trong các kênh có chiều cao lớn hơn 10 μm. Sau khi thiết lập sơ đồ bố trí chip, hãy sử dụng lệnh create_fp_placement để bố trí trước. Con chip này được thiết kế và sản xuất bằng quy trình TSMC 180 nm. Nó yêu cầu một hoạt động Vôn 1.8 V và dao động điện áp tối đa có thể chịu được là ± 10%. Do đó, khi lập kế hoạch cung cấp điện trong bài viết này, các yêu cầu cung cấp điện của chip và sự sụt giảm điện áp do đường dây kết nối gây ra được xem xét một cách toàn diện (IR-Drop) và diện tích mạng điện nhỏ hơn, hai vòng nguồn và 14 dây nguồn ( Dây đeo) được thiết kế. Sau khi phân tích mạng lưới điện (Analyze Pow-er Network), IR-Drop tối đa của thiết kế này là 29.7 mV. Hình 3 (a) là sơ đồ thiết kế của chip, và Hình 3 (b) là sơ đồ phân bố sụt áp của chip.
2.3 Bố cục
Chất lượng của vị trí là yếu tố quyết định sự thành công hay thất bại của thiết kế vật lý của chip. Nhiệm vụ chính của bố cục là hoàn thành thời gian thiết lập việc đặt và sửa chữa các đơn vị tiêu chuẩn trong thiết kế. Trước khi bố trí chính thức bắt đầu, bạn cần sử dụng lệnh check_physical_design để kiểm tra xem việc chuẩn bị bố trí đã hoàn tất chưa. Phải đảm bảo rằng vị trí của tất cả Hard Macro và IO đều được cố định; tất cả các chân logic và chân vật lý trong thiết kế tương ứng với nhau; tất cả các đơn vị logic tương ứng với chúng Đơn vị vật lý; kích thước của tất cả các đơn vị trong thiết kế đã được cố định. Để tạo điều kiện thuận lợi cho việc kết nối và định tuyến, trước khi bắt đầu đặt các ô tiêu chuẩn, một khu vực cụ thể trong chip có thể được đặt làm Khu vực chặn vị trí (Place-ment Blockage). Các công cụ ICC có nhiều hạn chế khác nhau, chẳng hạn như cấm các ô tiêu chuẩn để bố trí thô, chỉ cho phép các ô tiêu chuẩn để tối ưu hóa bố cục và chỉ cho phép đi dây, v.v.; trong thiết kế này, nhiều vùng hạn chế bố cục được thiết lập để tạo điều kiện cho ADC, ANALOG_TOP, v.v. Kết nối với IO (xem Hình 4 (a)).
Sau khi bố trí sẵn sàng, bạn có thể sử dụng lệnh place_opt để thực hiện bố trí với các ràng buộc bổ sung. Lệnh thực thi nơi thô, tổng hợp mạng fanout cao, tối ưu hóa vật lý và hợp pháp hóa. Xác định vị trí của đơn vị bằng ba bước đầu tiên (xem Hình 4 (b)), và cuối cùng đặt đơn vị tiêu chuẩn vào vị trí được tính toán một cách chính xác thông qua hợp pháp hóa (xem Hình 4 (c)). Các lệnh cụ thể cho thiết kế vật lý của bài viết này như sau:
Cần có các công cụ để sửa chữa các khu vực khác với đường dẫn đồng hồ quan trọng, với mức độ nỗ lực cao. Sử dụng tùy chọn công cụ điều khiển "-congestion" để giảm tắc nghẽn chip càng nhiều càng tốt để tạo điều kiện cho việc đấu dây tiếp theo và sử dụng tùy chọn "-pow-er" để kiểm soát tối ưu hóa công cụ Tiêu thụ điện năng rò rỉ, tiêu thụ điện năng động và tiêu thụ điện năng thấp bố trí.
Sau khi bố trí xong, diện tích sử dụng chip được thể hiện trong Bảng 1. Mức độ tắc nghẽn tập trung trong khoảng 0.625 đến 0.875, và mức độ tắc nghẽn là vừa phải. Không có sự lãng phí diện tích chip do sử dụng chip thấp hoặc tắc nghẽn quá mức. Điều này dẫn đến những khó khăn trong thiết kế sau này và thậm chí là thiết kế lại.
2.4 Tổng hợp cây đồng hồ
Một trong những nhiệm vụ chính của Clock Tree Synthesis là kiểm soát độ lệch xung nhịp trong phạm vi chấp nhận được để đảm bảo chip hoạt động hiệu quả và không có lỗi. Chiến lược tổng hợp cây đồng hồ của chip này như sau: tổng hợp logic của cây đồng hồ (clock-cts), tổng hợp vật lý của cây đồng hồ (clock-psyn) và cách lên dây của cây đồng hồ (clock-route). Giai đoạn tổng hợp logic của cây xung nhịp chỉ hoàn thành hai nhiệm vụ: bằng cách tính toán độ trễ trên mỗi đường dẫn xung nhịp, vị trí và kích thước của bộ đệm (bộ đệm, biến tần) cần được đưa vào (được điều khiển bởi tùy chọn lệnh -only_cts). ; do chức năng của mạng xung nhịp Tiêu thụ chiếm tỷ trọng rất lớn trong tổng công suất tiêu thụ, do đó việc tối ưu hoá công suất tiêu thụ (-power) phải được thực hiện trong quá trình tổng hợp cây đồng hồ và không thực hiện đấu dây ở giai đoạn này. Các lệnh cụ thể như sau:
Trong giai đoạn tổng hợp vật lý của cây đồng hồ, bộ đệm đã chèn được đặt ở vị trí chính xác, việc trích xuất RC được thực hiện và độ trễ chèn tối đa, độ trễ chèn tối thiểu, độ lệch đồng hồ tối đa và thời gian chuyển đổi tối đa của mạng đồng hồ được kiểm tra bằng đề cập đến tệp ràng buộc độ trễ (SDC). Và sửa chữa vi phạm giữ trong thiết kế. Để tạo điều kiện thuận lợi cho việc nối dây của mạng không đồng hồ, tùy chọn -ar-ea_recovery cần được thêm vào lúc này để giảm khu vực kết nối. Mức tiêu thụ điện năng vẫn được tối ưu hóa ở giai đoạn này. Khi hoàn thành định tuyến cây đồng hồ, bài viết này sử dụng mô hình arnoldi để tính toán chính xác độ trễ của cây đồng hồ và phương pháp lặp 15 chu kỳ cho định tuyến đồng hồ. Bảng 2 là tình hình thời gian của thiết kế trước khi tổng hợp đồng hồ. Rõ ràng là có nhiều con đường quan trọng và có nhiều vi phạm về thời gian thành lập; sau khi tổng hợp cây đồng hồ hoàn thành, việc kiểm tra đồng hồ được thực hiện và không tìm thấy vi phạm đồng hồ nào, cho biết rằng quá trình tổng hợp cây đồng hồ đã hoàn thành.
2.5 Kết nối dây và hoàn thành chip
Bài viết này tách biệt hệ thống dây điện và sự tối ưu hóa của nó. Đầu tiên, hoàn thành định tuyến toàn cầu, định tuyến chi tiết và tìm kiếm & sửa chữa trong giai đoạn đi dây ban đầu, sau đó sử dụng các thuật toán cấu trúc liên kết để tối ưu hóa hệ thống dây điện, đồng thời mức tiêu thụ điện rò rỉ hiện tại được tối ưu hóa. Để ngăn chặn sự xuất hiện của hiệu ứng ăng-ten, thiết kế sửa chữa hiệu ứng ăng-ten được thực hiện trên chip trong giai đoạn hoàn thiện chip. Tại thời điểm này, vẫn còn các vùng trống trong chip và bộ lọc cần được lấp đầy để đáp ứng các yêu cầu của DRC. Hình 5 là sơ đồ thiết kế vật lý của chip. Bảng 3 là diện tích và công suất tiêu thụ của chip. Có thể thấy rằng tổng diện tích là 2 794 371.012 703 μm2 và tổng công suất tiêu thụ là 11.635 4 mW. Mô phỏng chứng minh rằng chip đang hoạt động ở xung nhịp 50 MHz Làm việc bình thường, đáp ứng các yêu cầu thiết kế, chứng minh rằng thiết kế này là đúng và hiệu quả.
Kết luận 3
Dựa trên quy trình TSMC 180 nm, bài báo này đã hoàn thành thiết kế vật lý của một chip vi xử lý được sử dụng trong hệ thống giám sát cháy không dây. Sau khi sử dụng các chiến lược khác nhau để hoàn thành các bước lập kế hoạch bố trí chip, bố trí, tổng hợp cây đồng hồ, và thiết kế hệ thống dây dẫn, người ta thu được kết quả về cách bố trí, diện tích, mức tiêu thụ điện năng và các báo cáo khác của chip. Sau khi thiết kế vật lý, các chỉ tiêu thiết kế của chip đạt yêu cầu thiết kế, điều này chứng tỏ tính đúng đắn của thiết kế vật lý của chip.
Hiện nay, trong việc giám sát và báo cháy sớm của các tòa nhà, mạng có dây vẫn được sử dụng. Các đường dây nằm rải rác khắp tòa nhà và chi phí lắp đặt ban đầu cao. Đồng thời, bản thân đường dây cũng là một nguy cơ cháy nổ lớn. Do đó, hệ thống giám sát cháy nổ không dây kiểu mới ra đời, lắp đặt tiện lợi, nhanh chóng, giá thành thấp hơn, không gian ứng dụng lớn hơn. Bộ vi điều khiển là một trong những thành phần cốt lõi của hệ thống giám sát cháy. Các bộ vi xử lý và vi điều khiển đa năng không thể đáp ứng yêu cầu tiêu thụ điện năng thấp và chi phí thấp của chip chủ nút trong hệ thống giám sát cháy không dây.
Để làm chủ công nghệ cốt lõi của hệ thống giám sát cháy không dây, thiết lập một nền tảng phần mềm và phần cứng có quyền sở hữu trí tuệ độc lập, và thúc đẩy sự phát triển của hệ thống giám sát cháy không dây của nước tôi, cần phải phát triển một bộ vi xử lý cho giám sát cháy không dây hệ thống. Bài báo này đã hoàn thành thiết kế vật lý của một chip vi điều khiển dành riêng cho hệ thống phát hiện cháy.
1 kiến trúc chip SW-A
Chip SW-A là chip điều khiển lai kỹ thuật số-tương tự chuyên dụng cho hệ thống phát hiện cháy không dây dựa trên ARM Cortex-M0. Bus sử dụng kiến trúc bus kép AMBA AHB và APB. Tần số hoạt động có thể lên đến 50 MHz và hỗ trợ nhiều mức. Phân tần nội bộ, nó cũng có thể chạy ở tần số rất thấp ở chế độ chờ; tích hợp tốc độ lấy mẫu cao ADC 12 kênh xấp xỉ 8 bit liên tiếp, có thể quét tuần tự từ 8 cảm biến (chẳng hạn như cảm biến nhiệt độ, cảm biến khói, cảm biến cường độ ánh sáng, v.v.)) Tín hiệu được lấy mẫu trực tiếp, chuyển đổi và đã lưu. Chương trình phát hiện chính có thể đọc dữ liệu được lấy mẫu tương ứng với cảm biến mục tiêu để xử lý và xác định xem có cháy xảy ra hay không.
Tích hợp 18 KBSRAM, có thể được sử dụng như FLASH và RAM một cách linh hoạt để đáp ứng việc giám sát cháy và lưu trữ các quy trình xử lý đơn giản. Nó hỗ trợ hoạt động của ISP (lập trình trong hệ thống) và hoạt động IAP (lập trình trong ứng dụng), không chỉ thuận tiện cho việc cập nhật và nâng cấp chương trình giám sát cháy chính mà còn tối ưu hóa phần mềm. Giao diện bao gồm giao diện UART tiêu chuẩn công nghiệp, giao diện truyền thông SSI (hỗ trợ giao thức SPI, MicroWire và SSI), và 3 nhóm (6 kênh) PWM. Giao diện phong phú và các mô-đun chức năng làm cho chip này có tiềm năng lớn trong việc mở rộng chức năng.
2 Thiết kế vật lý của chip SW-A
2.1 Quy trình thiết kế vật lý được thông qua
Thiết kế vật lý của chip SW-A được thực hiện với sự trợ giúp của Trình biên dịch IC công cụ EDA của Synopsys, sử dụng quy trình thiết kế điển hình của Trình biên dịch vi mạch. Dựa trên quy trình CMOS 180 nm của TSMC (TSMC). Sau khi thiết kế vật lý đã sẵn sàng (thiết kế thư viện logic, thiết lập thư viện vật lý, đặt các tệp liên quan đến TLU-Plus và đặt danh sách mạng cấp cổng đọc và các ràng buộc độ trễ tiêu chuẩn), bạn có thể bắt đầu thiết kế vật lý và hoàn thành thiết kế lập kế hoạch (Designplanning), Vị trí, Cây đồng hồ Sơ đồ luận, Định tuyến và Kết thúc chip.
2.2 Lập kế hoạch thiết kế
Lập kế hoạch thiết kế là một bước rất quan trọng trong thiết kế vật lý của chip; nó chủ yếu bao gồm Floorplan và Powerplant.
Trong những trường hợp bình thường, trước khi bắt đầu bố trí, các nhà thiết kế thường cần dành nhiều thời gian cho sơ đồ mặt bằng và sơ đồ điện. Chất lượng của kế hoạch thiết kế quyết định trực tiếp đến mức tiêu thụ điện năng của chip, sự tắc nghẽn của các ô tiêu chuẩn, thời gian đóng, độ ổn định của nguồn điện, ... Do đó, lập kế hoạch thiết kế là bước có nhiều lần lặp lại và thiết kế thủ công nhất trong toàn bộ quá trình thiết kế vật lý. .
Sơ đồ tầng phải hoàn thành việc bố trí IO, vị trí PAD, định vị Macro (bao gồm mô-đun tương tự, bộ lưu trữ, v.v.), cũng như hình dạng chip, tắc nghẽn (Congestion) và cài đặt khu vực. Là một chip điều khiển hướng tới người dùng, cách bố trí của IO phải xem xét toàn diện nhu cầu của người dùng và yêu cầu thiết kế, và kích thước chiều dọc và chiều ngang của các PAD chức năng khác nhau cũng khác nhau. Trong bài báo này, PAD với kích thước lớn hơn theo cả chiều dọc và chiều ngang được đặt ở phía bắc và phía nam của chip, và PAD với kích thước một chiều nhỏ hơn được đặt ở phía đông và phía tây của chip với cạnh lớn quay mặt về hướng Nam và Bắc (xem Hình 2 (a)). Đặt PAD xung quanh chip có kích thước lớn hơn theo cả hai hướng (xem Hình 2 (b)). Thiết kế này rất hiệu quả trong việc giảm diện tích của chip.
Các Macro mà chip cần được định vị bao gồm SRAM, ROM, ADC và ANALOG_TOP. Bài báo này xem xét một cách toàn diện mối quan hệ vị trí của chúng với IO và định vị chúng xung quanh chip, để có thể dành một vùng trống trong chip để đặt các ô tiêu chuẩn. Để đảm bảo sự kết nối giữa Macro và PAD và các đơn vị tiêu chuẩn, chỉ có một vùng trống xung quanh mỗi Macro. Các đơn vị tiêu chuẩn không được phép đặt trong khu vực này trong bất kỳ trường hợp nào. Các lệnh cụ thể như sau:
Con chip này được thiết kế với diện tích dành riêng 40 μm giữa vùng lõi của ô tiêu chuẩn với Macro và PAD để đặt vòng nguồn (PowerRing) và kết nối hệ thống dây điện. Để ngăn các ô tiêu chuẩn chồng lên nhau, hãy sử dụng lệnh để đảm bảo rằng các ô tiêu chuẩn chỉ có thể được đặt trong các kênh có chiều cao lớn hơn 10 μm. Sau khi thiết lập sơ đồ bố trí chip, hãy sử dụng lệnh create_fp_placement để bố trí trước. Con chip này được thiết kế và sản xuất bằng quy trình TSMC 180 nm. Nó yêu cầu điện áp làm việc là 1.8 V và dao động điện áp tối đa có thể chịu được là ± 10%. Do đó, khi lập kế hoạch cung cấp điện trong bài viết này, các yêu cầu cung cấp điện của chip và sự sụt giảm điện áp gây ra bởi đường dây kết nối được xem xét một cách toàn diện (IR-Drop) và diện tích mạng điện nhỏ hơn, hai vòng nguồn và 14 dây nguồn ( Dây đeo) được thiết kế. Sau khi phân tích mạng lưới điện (Analyze Pow-er Network), IR-Drop tối đa của thiết kế này là 29.7 mV. Hình 3 (a) là sơ đồ thiết kế của chip, và Hình 3 (b) là sơ đồ phân bố sụt áp của chip.
2.3 Bố cục
Chất lượng của vị trí là yếu tố quyết định sự thành công hay thất bại của thiết kế vật lý của chip. Nhiệm vụ chính của bố cục là hoàn thành thời gian thiết lập việc đặt và sửa chữa các đơn vị tiêu chuẩn trong thiết kế. Trước khi bố trí chính thức bắt đầu, bạn cần sử dụng lệnh check_physical_design để kiểm tra xem việc chuẩn bị bố trí đã hoàn tất chưa. Phải đảm bảo rằng vị trí của tất cả Hard Macro và IO đều được cố định; tất cả các chân logic và chân vật lý trong thiết kế tương ứng với nhau; tất cả các đơn vị logic tương ứng với chúng Đơn vị vật lý; kích thước của tất cả các đơn vị trong thiết kế đã được cố định. Để tạo điều kiện thuận lợi cho việc kết nối và định tuyến, trước khi bắt đầu đặt các ô tiêu chuẩn, một khu vực cụ thể trong chip có thể được đặt làm Khu vực chặn vị trí (Place-ment Blockage). Các công cụ ICC có nhiều hạn chế khác nhau, chẳng hạn như cấm các ô tiêu chuẩn để bố trí thô, chỉ cho phép các ô tiêu chuẩn để tối ưu hóa bố cục và chỉ cho phép đi dây, v.v.; trong thiết kế này, nhiều vùng hạn chế bố cục được thiết lập để tạo điều kiện cho ADC, ANALOG_TOP, v.v. Kết nối với IO (xem Hình 4 (a)).
Sau khi bố trí sẵn sàng, bạn có thể sử dụng lệnh place_opt để thực hiện bố trí với các ràng buộc bổ sung. Lệnh thực thi nơi thô, tổng hợp mạng fanout cao, tối ưu hóa vật lý và hợp pháp hóa. Xác định vị trí của đơn vị bằng ba bước đầu tiên (xem Hình 4 (b)), và cuối cùng đặt đơn vị tiêu chuẩn vào vị trí được tính toán một cách chính xác thông qua hợp pháp hóa (xem Hình 4 (c)). Các lệnh cụ thể cho thiết kế vật lý của bài viết này như sau:
Cần có các công cụ để sửa chữa các khu vực khác với đường dẫn đồng hồ quan trọng, với mức độ nỗ lực cao. Sử dụng tùy chọn công cụ điều khiển "-congestion" để giảm tắc nghẽn chip càng nhiều càng tốt để tạo điều kiện cho việc đấu dây tiếp theo và sử dụng tùy chọn "-pow-er" để kiểm soát tối ưu hóa công cụ Tiêu thụ điện năng rò rỉ, tiêu thụ điện năng động và tiêu thụ điện năng thấp bố trí.
Sau khi bố trí xong, diện tích sử dụng chip được thể hiện trong Bảng 1. Mức độ tắc nghẽn tập trung trong khoảng 0.625 đến 0.875, và mức độ tắc nghẽn là vừa phải. Không có sự lãng phí diện tích chip do sử dụng chip thấp hoặc tắc nghẽn quá mức. Điều này dẫn đến những khó khăn trong thiết kế sau này và thậm chí là thiết kế lại.
2.4 Tổng hợp cây đồng hồ
Một trong những nhiệm vụ chính của Clock Tree Synthesis là kiểm soát độ lệch xung nhịp trong phạm vi chấp nhận được để đảm bảo chip hoạt động hiệu quả và không có lỗi. Chiến lược tổng hợp cây đồng hồ của chip này như sau: tổng hợp logic của cây đồng hồ (clock-cts), tổng hợp vật lý của cây đồng hồ (clock-psyn) và cách lên dây của cây đồng hồ (clock-route). Giai đoạn tổng hợp logic của cây xung nhịp chỉ hoàn thành hai nhiệm vụ: bằng cách tính toán độ trễ trên mỗi đường dẫn xung nhịp, vị trí và kích thước của bộ đệm (bộ đệm, biến tần) cần được đưa vào (được điều khiển bởi tùy chọn lệnh -only_cts). ; do chức năng của mạng xung nhịp Tiêu thụ chiếm tỷ trọng rất lớn trong tổng công suất tiêu thụ, do đó việc tối ưu hoá công suất tiêu thụ (-power) phải được thực hiện trong quá trình tổng hợp cây đồng hồ và không thực hiện đấu dây ở giai đoạn này. Các lệnh cụ thể như sau:
Trong giai đoạn tổng hợp vật lý của cây đồng hồ, bộ đệm đã chèn được đặt ở vị trí chính xác, việc trích xuất RC được thực hiện và độ trễ chèn tối đa, độ trễ chèn tối thiểu, độ lệch đồng hồ tối đa và thời gian chuyển đổi tối đa của mạng đồng hồ được kiểm tra bằng đề cập đến tệp ràng buộc độ trễ (SDC). Và sửa chữa vi phạm giữ trong thiết kế. Để tạo điều kiện thuận lợi cho việc nối dây của mạng không đồng hồ, tùy chọn -ar-ea_recovery cần được thêm vào lúc này để giảm khu vực kết nối. Mức tiêu thụ điện năng vẫn được tối ưu hóa ở giai đoạn này. Khi hoàn thành định tuyến cây đồng hồ, bài viết này sử dụng mô hình arnoldi để tính toán chính xác độ trễ của cây đồng hồ và phương pháp lặp 15 chu kỳ cho định tuyến đồng hồ. Bảng 2 cho thấy tình hình thời gian của thiết kế trước khi tổng hợp đồng hồ. Rõ ràng là có nhiều con đường quan trọng và có nhiều vi phạm về thời gian thành lập; sau khi quá trình tổng hợp cây đồng hồ hoàn tất, đồng hồ được kiểm tra lại và không tìm thấy vi phạm đồng hồ nào, cho biết rằng quá trình tổng hợp cây đồng hồ đã hoàn tất.
2.5 Kết nối dây và hoàn thành chip
Bài viết này tách biệt định tuyến và tối ưu hóa. Đầu tiên, hoàn thành định tuyến toàn cầu, định tuyến chi tiết và tìm kiếm & sửa chữa trong giai đoạn định tuyến ban đầu, sau đó sử dụng các thuật toán cấu trúc liên kết để tối ưu hóa việc định tuyến, đồng thời mức tiêu thụ điện rò rỉ hiện tại được tối ưu hóa. Để ngăn chặn sự xuất hiện của hiệu ứng ăng-ten, thiết kế sửa chữa hiệu ứng ăng-ten được thực hiện trên chip trong giai đoạn hoàn thiện chip. Tại thời điểm này, vẫn còn các vùng trống trong chip và bộ lọc cần được lấp đầy để đáp ứng các yêu cầu của DRC. Hình 5 là sơ đồ thiết kế vật lý của chip và Bảng 3 là diện tích và công suất tiêu thụ của chip. Có thể thấy rằng tổng diện tích là 2 794 371.012 703 μm2 và tổng công suất tiêu thụ là 11.635 4 mW. Mô phỏng chứng minh rằng chip đang hoạt động ở xung nhịp 50 MHz Làm việc bình thường, đáp ứng các yêu cầu thiết kế, chứng minh rằng thiết kế này là đúng và hiệu quả.
Kết luận 3
Dựa trên quy trình TSMC 180 nm, bài báo này đã hoàn thành thiết kế vật lý của một chip vi xử lý được sử dụng trong hệ thống giám sát cháy không dây. Sau khi sử dụng các chiến lược khác nhau để hoàn thành các bước lập kế hoạch bố trí chip, bố trí, tổng hợp cây đồng hồ, và thiết kế hệ thống dây dẫn, người ta thu được kết quả về cách bố trí, diện tích, mức tiêu thụ điện năng và các báo cáo khác của chip. Sau khi thiết kế vật lý, các chỉ tiêu thiết kế của chip đạt yêu cầu thiết kế, điều này chứng tỏ tính đúng đắn của thiết kế vật lý của chip.