"Günümüzde binaların erken yangın izleme ve alarmında kablolu ağ hala kullanılmaktadır. Hatlar binanın geneline dağılmış durumdadır ve ilk kurulum maliyeti yüksektir. Aynı zamanda hattın kendisi de büyük bir yangın tehlikesi oluşturuyor. Bu nedenle kurulumu kolay, hızlı, maliyeti daha düşük ve uygulama alanı daha geniş olan yeni bir tür kablosuz yangın izleme sistemi ortaya çıktı. Mikrodenetleyici, yangın izleme sisteminin temel bileşenlerinden biridir. Genel amaçlı mikroişlemciler ve mikrokontrolörler, kablosuz yangın izleme sistemindeki düğüm ana çipinin düşük güç tüketimi ve düşük maliyet gereksinimlerini karşılayamamaktadır.
"
Günümüzde binaların erken yangın izleme ve alarmında kablolu ağ hala kullanılmaktadır. Hatlar binanın geneline dağılmış durumdadır ve ilk kurulum maliyeti yüksektir. Aynı zamanda hattın kendisi de büyük bir yangın tehlikesi oluşturuyor. Bu nedenle kurulumu kolay, hızlı, maliyeti daha düşük ve uygulama alanı daha geniş olan yeni bir tür kablosuz yangın izleme sistemi ortaya çıktı. Mikrodenetleyici, yangın izleme sisteminin temel bileşenlerinden biridir. Genel amaçlı mikroişlemciler ve mikrokontrolörler, kablosuz yangın izleme sistemindeki düğüm ana çipinin düşük güç tüketimi ve düşük maliyet gereksinimlerini karşılayamamaktadır.
Çekirdeğe hakim olmak için teknoloji Kablosuz yangın izleme sisteminin geliştirilmesi, bağımsız fikri mülkiyet haklarına sahip bir yazılım ve donanım platformunun kurulması ve ülkemin kablosuz yangın izleme sisteminin geliştirilmesinin teşvik edilmesi için, kablosuz yangın izleme sistemi için bir mikroişlemci geliştirilmesi gerekmektedir. Bu makalede, yangın algılama sistemine tahsis edilmiş bir mikro denetleyici çipinin fiziksel tasarımı tamamlanmıştır.
1 SW-A çip mimarisi
SW-A çipi, ARM Cortex-M0 tabanlı kablosuz yangın algılama sistemi için özel bir dijital-analog hibrit kontrol çipidir. Otobüs AMBA AHB ve APB çift veri yolu mimarisini benimser. Çalışma frekansı 50 MHz'e kadar ulaşabilir ve birden fazla seviyeyi destekler. Dahili frekans bölümü, bekleme modunda da çok düşük bir frekansta çalışabilir; dahili yüksek örnekleme oranı 12 bit ardışık yaklaşım 8 sensörden (sıcaklık gibi) sırayla tarama yapabilen 8 kanallı ADC algılayıcı, duman sensörü, ışık yoğunluğu sensörü vb.) ) Sinyal doğrudan örneklenir, dönüştürülür ve kaydedilir. Ana algılama programı, işlenmek üzere hedef sensöre karşılık gelen örneklenmiş verileri okuyabilir ve bir yangının meydana gelip gelmediğini belirleyebilir.
Yangın izleme ve basit işleme prosedürlerinin depolanmasını karşılamak için esnek bir şekilde FLASH ve RAM olarak kullanılabilen dahili 18 KBSRAM. Yalnızca ana yangın izleme programının güncellenmesi ve yükseltilmesi için değil, aynı zamanda yazılım optimizasyonu için de uygun olan ISP (sistem içi programlama) işlemini ve IAP (uygulama içi programlama) işlemini destekler. Arayüz endüstri standardı UART arayüzünü, SSI iletişim arayüzünü (SPI, MicroWire ve SSI protokolünü destekler) ve 3 grup (6 kanal) PWM'yi içerir. Zengin arayüzler ve fonksiyonel modüller, bu çipin fonksiyon genişletme konusunda büyük bir potansiyele sahip olmasını sağlar.
2 SW-A çipinin fiziksel tasarımı
2.1 Benimsenen fiziksel tasarım süreci
SW-A çipinin fiziksel tasarımı Synopsys'in EDA aracının yardımıyla gerçekleştiriliyor IC Derleyici, IC Derleyicinin tipik tasarım sürecini kullanır. TSMC (TSMC) 180 nm CMOS sürecine dayanmaktadır. Fiziksel tasarım hazır olduktan sonra (mantık kitaplığının tasarlanması, fiziksel kitaplığın ayarlanması, TLU-Plus ile ilgili dosyaların ayarlanması ve okuma kapısı düzeyinde ağ listesinin ve standart gecikme kısıtlamalarının ayarlanması), fiziksel tasarıma başlayabilir ve tasarımı tamamlayabilirsiniz. planlama (Tasarım Planlama), Yerleştirme, Saat Ağacı Sentezi, Yönlendirme ve Talaş Sonlandırma.
2.2 Tasarım planlaması
Tasarım Planlama, çipin fiziksel tasarımında çok önemli bir adımdır; esas olarak Kat Planı ve Güç Santrali'ni içerir.
Normal koşullar altında, yerleşim planı başlamadan önce tasarımcıların genellikle kat planı ve güç planı üzerinde çok fazla zaman harcaması gerekir. Tasarım planının kalitesi doğrudan çipin güç tüketimini, standart hücrelerin yoğunluğunu, zamanlamanın kapanmasını, güç kaynağı kararlılığını vb. belirler. Bu nedenle tasarım planlama, tüm fiziksel tasarım sürecinde en çok tekrarlanan ve manuel tasarım yapılan adımdır. .
Kat planı, IO düzenini, PAD yerleşimini, Makro (analog modüller, depolama üniteleri vb. dahil) konumlandırmanın yanı sıra çip şeklini, tıkanıklığı (Tıkanıklık) ve alan ayarlarını tamamlamalıdır. Kullanıcı odaklı bir kontrol çipi olarak, IO'nun düzeni kullanıcı ihtiyaçlarını ve tasarım gereksinimlerini kapsamlı bir şekilde dikkate almalıdır ve farklı fonksiyonel PAD'lerin dikey ve yatay boyutları da farklıdır. Bu yazıda, hem dikey hem de yatay yönde daha büyük boyutlara sahip PAD, çipin kuzey ve güney taraflarına, daha küçük tek yönlü boyuta sahip PAD ise büyük tarafı olan çipin doğu ve batı taraflarına yerleştirilmiştir. güneye ve kuzeye bakmaktadır (bkz. Şekil 2(a)). PAD'i daha büyük boyutlu çipin etrafına her iki yönde yerleştirin (bkz. Şekil 2(b)). Bu tasarım çipin alanını azaltmada oldukça etkilidir.
Çipin konumlandırılması gereken Makrolar arasında SRAM, ROM, ADC ve ANALOG_TOP bulunur. Bu makale, bunların IO ile konumsal ilişkisini kapsamlı bir şekilde ele alıyor ve bunları çipin etrafına konumlandırıyor; böylece standart hücreleri yerleştirmek için çipte boş bir alan ayrılabilir. Makro ve PAD ile standart üniteler arasındaki bağlantıyı sağlamak için her Makronun çevresinde yalnızca boş bir alan bulunur. Bu alana hiçbir şekilde standart ünite yerleştirilmesine izin verilmemektedir. Özel komutlar aşağıdaki gibidir:
Bu çip, güç halkasını (PowerRing) yerleştirmek ve kabloları birbirine bağlamak için standart hücrenin çekirdek alanı ile Makro ve PAD arasında 40 μm'lik ayrılmış bir alanla tasarlanmıştır. Standart hücrelerin üst üste binmesini önlemek için, standart hücrelerin yalnızca yüksekliği 10 μm'den büyük kanallara yerleştirilebilmesini sağlamak için komutu kullanın. Çip yerleşim planını ayarladıktan sonra ön yerleşim için creat_fp_placement komutunu kullanın. Bu çip, TSMC 180 nm süreci kullanılarak tasarlanmış ve üretilmiştir. Bir çalışma gerektirir Voltaj 1.8 V ve ±%10'luk tolere edilebilir maksimum voltaj dalgalanması. Bu nedenle, bu makalede güç kaynağı planlanırken, çipin güç kaynağı gereksinimleri ve ara bağlantı hattının neden olduğu voltaj düşüşü kapsamlı bir şekilde dikkate alınmıştır ( IR-Drop) ve daha küçük bir güç ağı alanı, iki güç halkası ve 14 güç kayışı ( Kayış) tasarlanmıştır. Güç ağını analiz ettikten sonra (Güç Ağını Analiz Et), bu tasarımın maksimum IR Düşüşü 29.7 mV'dir. Şekil 3(a) çipin tasarım planı, Şekil 3(b) ise çipin gerilim düşümü dağılım diyagramıdır.
2.3 Yerleşim
Yerleştirmenin kalitesi, çipin fiziksel tasarımının başarısının veya başarısızlığının anahtarıdır. Yerleşim planının ana görevi, tasarımdaki standart birimlerin yerleştirilmesi ve onarılmasıyla ilgili kurulum süresini tamamlamaktır. Düzen resmi olarak başlamadan önce, düzen hazırlığının tamamlanıp tamamlanmadığını kontrol etmek için check_physical_design komutunu kullanmanız gerekir. Tüm Sert Makro ve IO konumlarının sabit olduğundan emin olunmalıdır; tasarımdaki tüm mantıksal pinler ve fiziksel pinler birbirine karşılık gelir; tüm mantıksal birimler bunlara karşılık gelir. Fiziksel birim; Tasarımdaki tüm birimlerin boyutları sabitlendi. Bağlantı ve yönlendirmeyi kolaylaştırmak amacıyla standart hücrelerin yerleştirilmesine başlamadan önce çip içerisinde belirli bir alan Yerleştirme Blokajı (Yerleştirme Blokajı) olarak ayarlanabilmektedir. ICC araçlarının, standart hücrelerin kaba yerleşim için yasaklanması, yalnızca standart hücrelerin yerleşim optimizasyonu için izin verilmesi ve yalnızca kablolamaya izin verilmesi vb. gibi çeşitli kısıtlamaları vardır; bu tasarımda, ADC, ANALOG_TOP vb. IO ile bağlantıyı kolaylaştırmak için çoklu yerleşim kısıtlama alanları ayarlanmıştır (bkz. Şekil 4(a)).
Düzen hazır olduktan sonra ek kısıtlamalarla düzen gerçekleştirmek için place_opt komutunu kullanabilirsiniz. Komut, kaba yer, yüksek yayılımlı ağ sentezi, fiziksel optimizasyon ve yasallaştırma işlemlerini yürütür. İlk üç adımda ünitenin konumunu belirleyin (bkz. Şekil 4(b)) ve son olarak standart üniteyi yasallaştırma yoluyla hesaplanan konuma doğru şekilde yerleştirin (bkz. Şekil 4(c)). Bu makalenin fiziksel tasarımına yönelik özel komutlar aşağıdaki gibidir:
Kritik saat yolu dışındaki alanları yüksek derecede çaba harcayarak onarmak için araçlara ihtiyaç vardır. Sonraki kablolamayı kolaylaştırmak için çip tıkanıklığını mümkün olduğunca azaltmak için "-tıkanıklık" kontrol aracı seçeneğini kullanın ve araç optimizasyonunu kontrol etmek için "-power-er" seçeneğini kullanın. Kaçak güç tüketimi, dinamik güç tüketimi ve düşük güç düzen.
Yerleşim tamamlandıktan sonra çipin alan kullanımı Tablo 1'de gösterilmektedir. Tıkanıklık derecesi 0.625 ile 0.875 arasında yoğunlaşmış olup, sıkışıklık derecesi orta düzeydedir. Ne düşük talaş kullanımından ne de aşırı sıkışıklıktan dolayı talaş alanı israfı söz konusu değildir. Bu, sonraki tasarımda ve hatta yeniden tasarımda zorluklara yol açar.
2.4 Saat ağacı sentezi
Saat Ağacı Sentezinin ana görevlerinden biri, çipin verimli ve hatasız çalışmasını sağlamak için saat sapmasını kabul edilebilir bir aralıkta kontrol etmektir. Bu çipin saat ağacı sentez stratejisi şu şekildedir: saat ağacının mantıksal sentezi (clock-cts), saat ağacının fiziksel sentezi (clock-psyn) ve saat ağacının kablolaması (clock-route). Saat ağacının mantık sentezi aşaması yalnızca iki görevi tamamlar: her saat yolundaki gecikmeyi hesaplayarak, eklenmesi gereken (-only_cts komut seçeneği tarafından kontrol edilen) arabelleğin (tampon, invertör) konumu ve boyutu elde edilir. ; saat ağının işlevi nedeniyle Tüketim, toplam güç tüketiminin çok büyük bir bölümünü oluşturur, bu nedenle saat ağacı sentezi sırasında güç tüketimi optimizasyonu (-güç) gerçekleştirilmelidir ve bu aşamada herhangi bir kablolama yapılmaz. Özel komutlar aşağıdaki gibidir:
Saat ağacının fiziksel sentez aşamasında, eklenen tampon doğru bir konuma yerleştirilir, RC çıkarımı gerçekleştirilir ve saat ağının maksimum ekleme gecikmesi, minimum ekleme gecikmesi, maksimum saat sapması ve maksimum dönüşüm süresi kontrol edilir. gecikme kısıtlama dosyasına (SDC) atıfta bulunur. Ve tasarımdaki bekleme ihlalini onarın. Saat dışı ağın kablolamasını kolaylaştırmak amacıyla, bağlantı alanını azaltmak için bu sefer -ar-ea_recovery seçeneğinin eklenmesi gerekir. Güç tüketimi bu aşamada hala optimize edilmiştir. Bu makale, saat ağacı yönlendirmesini tamamlarken, saat ağacının gecikmesini doğru bir şekilde hesaplamak için arnoldi modelini ve saat yönlendirmesi için 15 döngü yinelemeli yöntemini kullanır. Tablo 2 tasarımın saat sentezi öncesindeki zamanlama durumunu göstermektedir. Çok sayıda kritik yolun olduğu ve çok sayıda kurulum süresi ihlalinin olduğu açıktır; saat ağacı sentezi tamamlandıktan sonra saat kontrolü gerçekleştirilir ve saat ağacı sentezinin tamamlandığını gösteren herhangi bir saat ihlali bulunamaz.
2.5 Kablolama ve çip tamamlama
Bu makale kablolamayı ve optimizasyonunu ayırmaktadır. İlk olarak, ilk kablolama aşamasında genel yönlendirme, ayrıntılı yönlendirme ve arama&onarım işlemlerini tamamlayın, ardından kablolamayı optimize etmek için topoloji algoritmaları kullanın ve aynı zamanda mevcut kaçak güç tüketimi de optimize edilir. Anten etkisinin oluşmasını önlemek amacıyla çip tamamlama aşamasında çip üzerinde anten etkisi onarım tasarımı gerçekleştirilir. Şu anda çipte hala boş alanlar var ve DRC gereksinimlerini karşılamak için dolgunun doldurulması gerekiyor. Şekil 5 çipin fiziksel tasarım düzenidir. Tablo 3 çipin alanını ve güç tüketimini göstermektedir. Toplam alanın 2 794 371.012 703 μm2, toplam güç tüketiminin ise 11.635 4 mW olduğu görülmektedir. Simülasyon, çipin 50 MHz Normal çalışma saat frekansında çalıştığını, tasarım gereksinimlerini karşıladığını, bu tasarımın doğru ve etkili olduğunu kanıtlıyor.
3 Sonuç
Bu makale, TSMC 180 nm sürecini temel alarak kablosuz yangın izleme sisteminde kullanılan bir mikroişlemci çipinin fiziksel tasarımını tamamlamıştır. Çip düzeni planlaması, düzeni, saat ağacı sentezi ve kablolama tasarımı adımlarını tamamlamak için farklı stratejiler kullanıldıktan sonra çipin düzeni, alanı, güç tüketimi ve diğer raporları elde edilir. Fiziksel tasarımdan sonra çipin tasarım göstergeleri tasarım gereksinimlerini karşılıyor ve bu da çipin fiziksel tasarımının doğruluğunu kanıtlıyor.
Günümüzde binaların erken yangın izleme ve alarmında kablolu ağ hala kullanılmaktadır. Hatlar binanın geneline dağılmış durumdadır ve ilk kurulum maliyeti yüksektir. Aynı zamanda hattın kendisi de büyük bir yangın tehlikesi oluşturuyor. Bu nedenle kurulumu kolay, hızlı, maliyeti daha düşük ve uygulama alanı daha geniş olan yeni bir tür kablosuz yangın izleme sistemi ortaya çıktı. Mikrodenetleyici, yangın izleme sisteminin temel bileşenlerinden biridir. Genel amaçlı mikroişlemciler ve mikrokontrolörler, kablosuz yangın izleme sistemindeki düğüm ana çipinin düşük güç tüketimi ve düşük maliyet gereksinimlerini karşılayamamaktadır.
Kablosuz yangın izleme sisteminin temel teknolojisine hakim olmak, bağımsız fikri mülkiyet haklarına sahip bir yazılım ve donanım platformu oluşturmak ve ülkemin kablosuz yangın izleme sisteminin gelişimini teşvik etmek için, kablosuz yangın izleme için bir mikroişlemci geliştirmek gerekmektedir. sistem. Bu makalede, yangın algılama sistemine tahsis edilmiş bir mikro denetleyici çipinin fiziksel tasarımı tamamlanmıştır.
1 SW-A çip mimarisi
SW-A çipi, ARM Cortex-M0 tabanlı kablosuz yangın algılama sistemi için özel bir dijital-analog hibrit kontrol çipidir. Otobüs AMBA AHB ve APB çift veri yolu mimarisini benimser. Çalışma frekansı 50 MHz'e kadar ulaşabilir ve birden fazla seviyeyi destekler. Dahili frekans bölümü, bekleme modunda da çok düşük bir frekansta çalışabilir; dahili yüksek örnekleme oranı 12 bit ardışık yaklaşım 8 sensörden (sıcaklık sensörü, duman sensörü, ışık yoğunluğu sensörü vb.) sırayla tarayabilen 8 kanallı ADC Sinyal doğrudan örneklenir, dönüştürülür ve kaydedildi. Ana algılama programı, işlenmek üzere hedef sensöre karşılık gelen örneklenmiş verileri okuyabilir ve bir yangının meydana gelip gelmediğini belirleyebilir.
Yangın izleme ve basit işleme prosedürlerinin depolanmasını karşılamak için esnek bir şekilde FLASH ve RAM olarak kullanılabilen dahili 18 KBSRAM. Yalnızca ana yangın izleme programının güncellenmesi ve yükseltilmesi için değil, aynı zamanda yazılım optimizasyonu için de uygun olan ISP (sistem içi programlama) işlemini ve IAP (uygulama içi programlama) işlemini destekler. Arayüz endüstri standardı UART arayüzünü, SSI iletişim arayüzünü (SPI, MicroWire ve SSI protokolünü destekler) ve 3 grup (6 kanal) PWM'yi içerir. Zengin arayüzler ve fonksiyonel modüller, bu çipin fonksiyon genişletme konusunda büyük bir potansiyele sahip olmasını sağlar.
2 SW-A çipinin fiziksel tasarımı
2.1 Benimsenen fiziksel tasarım süreci
SW-A yongasının fiziksel tasarımı, IC Compiler'ın tipik tasarım süreci kullanılarak Synopsys'in EDA aracı IC Compiler'ın yardımıyla gerçekleştirilir. TSMC (TSMC) 180 nm CMOS sürecine dayanmaktadır. Fiziksel tasarım hazır olduktan sonra (mantık kitaplığının tasarlanması, fiziksel kitaplığın ayarlanması, TLU-Plus ile ilgili dosyaların ayarlanması ve okuma kapısı düzeyinde ağ listesinin ve standart gecikme kısıtlamalarının ayarlanması), fiziksel tasarıma başlayabilir ve tasarımı tamamlayabilirsiniz. planlama (Tasarım Planlama), Yerleştirme, Saat Ağacı Sentezi, Yönlendirme ve Talaş Sonlandırma.
2.2 Tasarım planlaması
Tasarım Planlama, çipin fiziksel tasarımında çok önemli bir adımdır; esas olarak Kat Planı ve Güç Santrali'ni içerir.
Normal koşullar altında, yerleşim planı başlamadan önce tasarımcıların genellikle kat planı ve güç planı üzerinde çok fazla zaman harcaması gerekir. Tasarım planının kalitesi doğrudan çipin güç tüketimini, standart hücrelerin yoğunluğunu, zamanlamanın kapanmasını, güç kaynağı kararlılığını vb. belirler. Bu nedenle tasarım planlama, tüm fiziksel tasarım sürecinde en çok tekrarlanan ve manuel tasarım yapılan adımdır. .
Kat planı, IO düzenini, PAD yerleşimini, Makro (analog modüller, depolama üniteleri vb. dahil) konumlandırmanın yanı sıra çip şeklini, tıkanıklığı (Tıkanıklık) ve alan ayarlarını tamamlamalıdır. Kullanıcı odaklı bir kontrol çipi olarak, IO'nun düzeni kullanıcı ihtiyaçlarını ve tasarım gereksinimlerini kapsamlı bir şekilde dikkate almalıdır ve farklı fonksiyonel PAD'lerin dikey ve yatay boyutları da farklıdır. Bu yazıda, hem dikey hem de yatay yönde daha büyük boyutlara sahip PAD, çipin kuzey ve güney taraflarına, daha küçük tek yönlü boyuta sahip PAD ise büyük tarafı olan çipin doğu ve batı taraflarına yerleştirilmiştir. güneye ve kuzeye bakmaktadır (bkz. Şekil 2(a)). PAD'i daha büyük boyutlu çipin etrafına her iki yönde yerleştirin (bkz. Şekil 2(b)). Bu tasarım çipin alanını azaltmada oldukça etkilidir.
Çipin konumlandırılması gereken Makrolar arasında SRAM, ROM, ADC ve ANALOG_TOP bulunur. Bu makale, bunların IO ile konumsal ilişkisini kapsamlı bir şekilde ele alıyor ve bunları çipin etrafına konumlandırıyor; böylece standart hücreleri yerleştirmek için çipte boş bir alan ayrılabilir. Makro ve PAD ile standart üniteler arasındaki bağlantıyı sağlamak için her Makronun çevresinde yalnızca boş bir alan bulunur. Bu alana hiçbir şekilde standart ünite yerleştirilmesine izin verilmemektedir. Özel komutlar aşağıdaki gibidir:
Bu çip, güç halkasını (PowerRing) yerleştirmek ve kabloları birbirine bağlamak için standart hücrenin çekirdek alanı ile Makro ve PAD arasında 40 μm'lik ayrılmış bir alanla tasarlanmıştır. Standart hücrelerin üst üste binmesini önlemek için, standart hücrelerin yalnızca yüksekliği 10 μm'den büyük kanallara yerleştirilebilmesini sağlamak için komutu kullanın. Çip yerleşim planını ayarladıktan sonra ön yerleşim için creat_fp_placement komutunu kullanın. Bu çip, TSMC 180 nm süreci kullanılarak tasarlanmış ve üretilmiştir. 1.8 V'luk bir çalışma voltajı ve ±%10'luk tolere edilebilir bir maksimum voltaj dalgalanması gerektirir. Bu nedenle, bu makalede güç kaynağı planlanırken, çipin güç kaynağı gereksinimleri ve ara bağlantı hattının neden olduğu voltaj düşüşü kapsamlı bir şekilde dikkate alınmıştır ( IR-Drop) ve daha küçük bir güç ağı alanı, iki güç halkası ve 14 güç kayışı ( Kayış) tasarlanmıştır. Güç ağını analiz ettikten sonra (Güç Ağını Analiz Et), bu tasarımın maksimum IR Düşüşü 29.7 mV'dir. Şekil 3(a) çipin tasarım planı, Şekil 3(b) ise çipin gerilim düşümü dağıtım diyagramıdır.
2.3 Yerleşim
Yerleştirmenin kalitesi, çipin fiziksel tasarımının başarısının veya başarısızlığının anahtarıdır. Yerleşim planının ana görevi, tasarımdaki standart birimlerin yerleştirilmesi ve onarılmasıyla ilgili kurulum süresini tamamlamaktır. Düzen resmi olarak başlamadan önce, düzen hazırlığının tamamlanıp tamamlanmadığını kontrol etmek için check_physical_design komutunu kullanmanız gerekir. Tüm Sert Makro ve IO konumlarının sabit olduğundan emin olunmalıdır; tasarımdaki tüm mantıksal pinler ve fiziksel pinler birbirine karşılık gelir; tüm mantıksal birimler bunlara karşılık gelir. Fiziksel birim; Tasarımdaki tüm birimlerin boyutları sabitlendi. Bağlantı ve yönlendirmeyi kolaylaştırmak amacıyla standart hücrelerin yerleştirilmesine başlamadan önce çip içerisinde belirli bir alan Yerleştirme Blokajı (Yerleştirme Blokajı) olarak ayarlanabilmektedir. ICC araçlarının, standart hücrelerin kaba yerleşim için yasaklanması, yalnızca standart hücrelerin yerleşim optimizasyonu için izin verilmesi ve yalnızca kablolamaya izin verilmesi vb. gibi çeşitli kısıtlamaları vardır; bu tasarımda, ADC, ANALOG_TOP vb. IO ile bağlantıyı kolaylaştırmak için çoklu yerleşim kısıtlama alanları ayarlanmıştır (bkz. Şekil 4(a)).
Düzen hazır olduktan sonra ek kısıtlamalarla düzen gerçekleştirmek için place_opt komutunu kullanabilirsiniz. Komut, kaba yer, yüksek yayılımlı ağ sentezi, fiziksel optimizasyon ve yasallaştırma işlemlerini yürütür. İlk üç adımda ünitenin konumunu belirleyin (bkz. Şekil 4(b)) ve son olarak standart üniteyi yasallaştırma yoluyla hesaplanan konuma doğru şekilde yerleştirin (bkz. Şekil 4(c)). Bu makalenin fiziksel tasarımına yönelik özel komutlar aşağıdaki gibidir:
Kritik saat yolu dışındaki alanları yüksek derecede çaba harcayarak onarmak için araçlara ihtiyaç vardır. Sonraki kablolamayı kolaylaştırmak için çip tıkanıklığını mümkün olduğunca azaltmak için "-tıkanıklık" kontrol aracı seçeneğini kullanın ve araç optimizasyonunu kontrol etmek için "-power-er" seçeneğini kullanın. Kaçak güç tüketimi, dinamik güç tüketimi ve düşük güç düzen.
Yerleşim tamamlandıktan sonra çipin alan kullanımı Tablo 1'de gösterilmektedir. Tıkanıklık derecesi 0.625 ile 0.875 arasında yoğunlaşmış olup, sıkışıklık derecesi orta düzeydedir. Ne düşük talaş kullanımından ne de aşırı sıkışıklıktan dolayı talaş alanı israfı söz konusu değildir. Bu, sonraki tasarımda ve hatta yeniden tasarımda zorluklara yol açar.
2.4 Saat ağacı sentezi
Saat Ağacı Sentezinin ana görevlerinden biri, çipin verimli ve hatasız çalışmasını sağlamak için saat sapmasını kabul edilebilir bir aralıkta kontrol etmektir. Bu çipin saat ağacı sentez stratejisi şu şekildedir: saat ağacının mantıksal sentezi (clock-cts), saat ağacının fiziksel sentezi (clock-psyn) ve saat ağacının kablolaması (clock-route). Saat ağacının mantık sentezi aşaması yalnızca iki görevi tamamlar: her saat yolundaki gecikmeyi hesaplayarak, eklenmesi gereken (-only_cts komut seçeneği tarafından kontrol edilen) arabelleğin (tampon, invertör) konumu ve boyutu elde edilir. ; saat ağının işlevi nedeniyle Tüketim, toplam güç tüketiminin çok büyük bir bölümünü oluşturur, bu nedenle saat ağacı sentezi sırasında güç tüketimi optimizasyonu (-güç) gerçekleştirilmelidir ve bu aşamada herhangi bir kablolama yapılmaz. Özel komutlar aşağıdaki gibidir:
Saat ağacının fiziksel sentez aşamasında, eklenen tampon doğru bir konuma yerleştirilir, RC çıkarımı gerçekleştirilir ve saat ağının maksimum ekleme gecikmesi, minimum ekleme gecikmesi, maksimum saat sapması ve maksimum dönüşüm süresi kontrol edilir. gecikme kısıtlama dosyasına (SDC) atıfta bulunur. Ve tasarımdaki bekleme ihlalini onarın. Saat dışı ağın kablolamasını kolaylaştırmak amacıyla, bağlantı alanını azaltmak için bu sefer -ar-ea_recovery seçeneğinin eklenmesi gerekir. Güç tüketimi bu aşamada hala optimize edilmiştir. Bu makale, saat ağacı yönlendirmesini tamamlarken, saat ağacının gecikmesini doğru bir şekilde hesaplamak için arnoldi modelini ve saat yönlendirmesi için 15 döngü yinelemeli yöntemini kullanır. Tablo 2 tasarımın saat sentezi öncesindeki zamanlama durumunu göstermektedir. Çok sayıda kritik yolun olduğu ve çok sayıda kurulum süresi ihlalinin olduğu açıktır; saat ağacı sentezi tamamlandıktan sonra saat tekrar kontrol edilir ve saat ağacı sentezinin tamamlandığını gösteren herhangi bir saat ihlali bulunmaz.
2.5 Kablolama ve çip tamamlama
Bu makalede yönlendirme ve optimizasyon birbirinden ayrılmıştır. İlk olarak, ilk yönlendirme aşamasında genel yönlendirmeyi, ayrıntılı yönlendirmeyi ve arama ve onarımı tamamlayın ve ardından yönlendirmeyi optimize etmek için topoloji algoritmalarını kullanın ve aynı zamanda mevcut kaçak güç tüketimi optimize edilir. Anten etkisinin oluşmasını önlemek amacıyla çip tamamlama aşamasında çip üzerinde anten etkisi onarım tasarımı gerçekleştirilir. Şu anda çipte hala boş alanlar var ve DRC gereksinimlerini karşılamak için dolgunun doldurulması gerekiyor. Şekil 5 çipin fiziksel tasarım yerleşimini, Tablo 3 ise çipin alanını ve güç tüketimini göstermektedir. Toplam alanın 2 794 371.012 703 μm2, toplam güç tüketiminin ise 11.635 4 mW olduğu görülmektedir. Simülasyon, çipin 50 MHz Normal çalışma saat frekansında çalıştığını, tasarım gereksinimlerini karşıladığını, bu tasarımın doğru ve etkili olduğunu kanıtlıyor.
3 Sonuç
Bu makale, TSMC 180 nm sürecini temel alarak kablosuz yangın izleme sisteminde kullanılan bir mikroişlemci çipinin fiziksel tasarımını tamamlamıştır. Çip düzeni planlaması, düzeni, saat ağacı sentezi ve kablolama tasarımı adımlarını tamamlamak için farklı stratejiler kullanıldıktan sonra çipin düzeni, alanı, güç tüketimi ve diğer raporları elde edilir. Fiziksel tasarımdan sonra çipin tasarım göstergeleri tasarım gereksinimlerini karşılıyor ve bu da çipin fiziksel tasarımının doğruluğunu kanıtlıyor.