"Pada masa ini, dalam pemantauan kebakaran awal dan penggera bangunan, rangkaian berwayar masih digunakan. Talian bertaburan di seluruh bangunan dan kos pemasangan awal adalah tinggi. Pada masa yang sama, talian itu sendiri juga merupakan bahaya kebakaran yang hebat. Oleh itu, satu jenis sistem pemantauan kebakaran tanpa wayar baru wujud, yang mudah dan cepat dipasang, dan kosnya lebih rendah, dan ia mempunyai ruang aplikasi yang lebih besar. Mikropengawal adalah salah satu komponen teras sistem pemantauan kebakaran. Mikropemproses dan mikropengawal tujuan am tidak dapat memenuhi penggunaan kuasa yang rendah dan keperluan kos rendah cip induk nod dalam sistem pemantauan kebakaran tanpa wayar.
"
Pada masa ini, dalam pemantauan kebakaran awal dan penggera bangunan, rangkaian berwayar masih digunakan. Talian bertaburan di seluruh bangunan dan kos pemasangan awal adalah tinggi. Pada masa yang sama, talian itu sendiri juga merupakan bahaya kebakaran yang hebat. Oleh itu, satu jenis sistem pemantauan kebakaran tanpa wayar baru wujud, yang mudah dan cepat dipasang, dan kosnya lebih rendah, dan ia mempunyai ruang aplikasi yang lebih besar. Mikropengawal adalah salah satu komponen teras sistem pemantauan kebakaran. Mikropemproses dan mikropengawal tujuan am tidak dapat memenuhi penggunaan kuasa yang rendah dan keperluan kos rendah cip induk nod dalam sistem pemantauan kebakaran tanpa wayar.
Untuk menguasai inti teknologi sistem pemantauan kebakaran tanpa wayar, mewujudkan platform perisian dan perkakasan dengan hak harta intelek bebas, dan menggalakkan pembangunan sistem pemantauan kebakaran tanpa wayar negara saya, adalah perlu untuk membangunkan mikropemproses untuk sistem pemantauan kebakaran tanpa wayar. Artikel ini telah melengkapkan reka bentuk fizikal cip mikropengawal khusus untuk sistem pengesanan kebakaran.
1 Seni bina cip SW-A
Cip SW-A ialah cip pengawal hibrid digital-analog khusus untuk sistem pengesanan kebakaran tanpa wayar berdasarkan ARM Cortex-M0. Bas ini menggunakan seni bina dwi-bas AMBA AHB dan APB. Kekerapan operasi boleh mencapai sehingga 50 MHz dan menyokong pelbagai peringkat. Pembahagian frekuensi dalaman, ia juga boleh berjalan pada frekuensi yang sangat rendah dalam mod siap sedia; terbina dalam kadar persampelan tinggi anggaran berturut-turut 12-bit 8 saluran ADC, yang boleh mengimbas secara berurutan daripada 8 penderia (seperti suhu sensor, penderia asap, penderia keamatan cahaya, dsb.) ) Isyarat disampel terus, ditukar dan disimpan. Program pengesanan utama boleh membaca data sampel yang sepadan dengan sensor sasaran untuk diproses dan menentukan sama ada kebakaran telah berlaku.
18 KBSRAM terbina dalam, yang boleh digunakan sebagai FLASH dan RAM secara fleksibel untuk memenuhi pemantauan kebakaran dan penyimpanan prosedur pemprosesan mudah. Ia menyokong operasi ISP (pengaturcaraan dalam sistem) dan operasi IAP (pengaturcaraan dalam aplikasi), yang bukan sahaja mudah untuk mengemas kini dan menaik taraf program pemantauan kebakaran utama, tetapi juga untuk pengoptimuman perisian. Antara muka termasuk antara muka UART standard industri, antara muka komunikasi SSI (menyokong SPI, MicroWire dan protokol SSI), dan 3 kumpulan (6 saluran) PWM. Antara muka yang kaya dan modul berfungsi menjadikan cip ini mempunyai potensi besar dalam pengembangan fungsi.
2 Reka bentuk fizikal cip SW-A
2.1 Proses reka bentuk fizikal yang diterima pakai
Reka bentuk fizikal cip SW-A dijalankan dengan bantuan alat EDA Synopsys IC Pengkompil, menggunakan proses reka bentuk tipikal IC Compiler. Berdasarkan proses CMOS 180 nm TSMC (TSMC). Selepas reka bentuk fizikal sedia (mereka bentuk perpustakaan logik, menetapkan pustaka fizikal, menetapkan fail berkaitan TLU-Plus dan menetapkan senarai bersih peringkat get baca dan kekangan kelewatan standard), anda boleh memulakan reka bentuk fizikal dan melengkapkan reka bentuk perancangan (Perancangan Reka Bentuk), Penempatan, Sintesis pokok jam, Penghalaan dan Penamat Cip.
2.2 Perancangan reka bentuk
Perancangan Reka Bentuk adalah langkah yang sangat penting dalam reka bentuk fizikal cip; ia terutamanya termasuk Pelan Lantai dan Loji Kuasa.
Dalam keadaan biasa, sebelum reka letak bermula, pereka selalunya perlu menghabiskan banyak masa pada pelan lantai dan pelan kuasa. Kualiti pelan reka bentuk secara langsung menentukan penggunaan kuasa cip, kesesakan sel standard, Penutupan masa, kestabilan bekalan kuasa, dsb. Oleh itu, perancangan reka bentuk ialah langkah dengan pengulangan paling banyak dan reka bentuk manual dalam keseluruhan proses reka bentuk fizikal .
Pelan lantai mesti melengkapkan susun atur IO, peletakan PAD, kedudukan Makro (termasuk modul analog, unit storan, dsb.), serta bentuk cip, kesesakan (kesesakan) dan tetapan kawasan. Sebagai cip kawalan berorientasikan pengguna, susun atur IO mesti mempertimbangkan secara menyeluruh keperluan pengguna dan keperluan reka bentuk, dan dimensi menegak dan mendatar PAD berfungsi yang berbeza juga berbeza. Dalam kertas ini, PAD dengan dimensi yang lebih besar dalam kedua-dua arah menegak dan mendatar diletakkan di sebelah utara dan selatan cip, dan PAD dengan saiz satu arah yang lebih kecil diletakkan di sebelah timur dan barat cip dengan sisi yang besar. menghadap ke selatan dan utara (lihat Rajah 2(a)). Letakkan PAD di sekeliling cip dengan saiz yang lebih besar dalam kedua-dua arah (lihat Rajah 2(b)). Reka bentuk ini sangat berkesan dalam mengurangkan kawasan cip.
Makro yang perlu diletakkan cip termasuk SRAM, ROM, ADC dan ANALOG_TOP. Artikel ini secara menyeluruh mempertimbangkan hubungan kedudukannya dengan IO dan menempatkannya di sekeliling cip, supaya kawasan kosong boleh ditempah dalam cip untuk meletakkan sel standard. Untuk memastikan kesalinghubungan antara Makro dan PAD dan unit standard, hanya terdapat kawasan kosong di sekeliling setiap Makro. Unit standard tidak dibenarkan diletakkan di kawasan ini dalam apa jua keadaan. Perintah khusus adalah seperti berikut:
Cip ini direka bentuk dengan kawasan simpanan 40 μm antara kawasan teras sel standard dan Makro dan PAD untuk meletakkan gelang kuasa (PowerRing) dan pendawaian bersambung. Untuk mengelakkan sel standard daripada bertindih, gunakan arahan untuk memastikan bahawa sel standard hanya boleh diletakkan dalam saluran dengan ketinggian lebih daripada 10 μm. Selepas menetapkan pelan reka letak cip, gunakan arahan creat_fp_placement untuk pra-reka letak. Cip ini direka bentuk dan dihasilkan menggunakan proses TSMC 180 nm. Ia memerlukan kerja voltan sebanyak 1.8 V dan turun naik voltan maksimum yang boleh diterima sebanyak ±10%. Oleh itu, apabila merancang bekalan kuasa dalam artikel ini, keperluan bekalan kuasa cip dan penurunan voltan yang disebabkan oleh talian sambungan dipertimbangkan secara menyeluruh ( IR-Drop) dan kawasan rangkaian kuasa yang lebih kecil, dua gelang kuasa dan 14 tali kuasa ( Tali) direka. Selepas menganalisis rangkaian kuasa (Analyze Pow-er Network), IR-Drop maksimum reka bentuk ini ialah 29.7 mV. Rajah 3(a) ialah pelan reka bentuk cip, dan Rajah 3(b) ialah rajah agihan susut voltan cip itu.
2.3 Susun atur
Kualiti penempatan adalah kunci kepada kejayaan atau kegagalan reka bentuk fizikal cip. Tugas utama susun atur adalah untuk melengkapkan masa persediaan meletakkan dan membaiki unit standard dalam reka bentuk. Sebelum susun atur bermula secara rasmi, anda perlu menggunakan arahan check_physical_design untuk menyemak sama ada penyediaan susun atur telah lengkap. Ia mesti dipastikan bahawa kedudukan semua Makro Keras dan IO ditetapkan; semua pin logik dan pin fizikal dalam reka bentuk sepadan antara satu sama lain; semua unit logik sepadan dengan mereka Unit fizikal; dimensi semua unit dalam reka bentuk telah ditetapkan. Untuk memudahkan penyambungan dan penghalaan, sebelum mula meletakkan sel standard, kawasan tertentu dalam cip boleh ditetapkan sebagai Sekatan Tempat-men (Penyumbatan Tempat-men). Alat ICC mempunyai pelbagai sekatan, seperti melarang sel standard untuk susun atur kasar, hanya membenarkan sel standard untuk pengoptimuman susun atur, dan hanya membenarkan pendawaian, dsb.; dalam reka bentuk ini, berbilang kawasan sekatan susun atur ditetapkan untuk memudahkan ADC, ANALOG_TOP, dsb. Sambungan dengan IO (lihat Rajah 4(a)).
Selepas reka letak sedia, anda boleh menggunakan arahan place_opt untuk melaksanakan reka letak dengan kekangan tambahan. Perintah melaksanakan tempat kasar, sintesis bersih fanout tinggi, pengoptimuman fizikal dan pengesahan. Tentukan lokasi unit dengan tiga langkah pertama (lihat Rajah 4(b)), dan akhirnya letakkan unit piawai dalam kedudukan yang dikira dengan betul melalui pengesahan (lihat Rajah 4(c)). Arahan khusus untuk reka bentuk fizikal artikel ini adalah seperti berikut:
Alat diperlukan untuk membaiki kawasan selain daripada laluan jam kritikal, dengan usaha yang tinggi. Gunakan alat kawalan "-congestion" pilihan untuk mengurangkan kesesakan cip sebanyak mungkin untuk memudahkan pendawaian berikutnya, dan gunakan pilihan "-pow-er" untuk mengawal pengoptimuman alat Penggunaan kuasa kebocoran, penggunaan kuasa dinamik dan kuasa rendah susun atur.
Selepas susun atur selesai, penggunaan kawasan cip ditunjukkan dalam Jadual 1. Tahap kesesakan tertumpu antara 0.625 dan 0.875, dan tahap kesesakan adalah sederhana. Tiada pembaziran kawasan cip disebabkan penggunaan cip yang rendah atau kesesakan yang berlebihan. Ini membawa kepada kesukaran dalam reka bentuk seterusnya dan juga reka bentuk semula.
2.4 Sintesis pokok jam
Salah satu tugas utama Clock Tree Synthesis ialah mengawal sisihan jam dalam julat yang boleh diterima untuk memastikan kerja cip yang cekap dan bebas ralat. Strategi sintesis pokok jam cip ini adalah seperti berikut: sintesis logik pokok jam (clock-cts), sintesis fizikal pokok jam (clock-psyn) dan pendawaian pokok jam (laluan jam). Peringkat sintesis logik pokok jam hanya menyelesaikan dua tugas: dengan mengira kelewatan pada setiap laluan jam, kedudukan dan saiz penimbal (penampan, penyongsang) yang perlu dimasukkan (dikawal oleh pilihan arahan -only_cts) diperolehi ; disebabkan oleh fungsi rangkaian jam Penggunaan menyumbang sebahagian besar daripada jumlah penggunaan kuasa, jadi pengoptimuman penggunaan kuasa (-kuasa) mesti dilakukan semasa sintesis pokok jam dan tiada pendawaian dilakukan pada peringkat ini. Perintah khusus adalah seperti berikut:
Dalam peringkat sintesis fizikal pokok jam, penimbal yang dimasukkan diletakkan pada kedudukan yang tepat, pengekstrakan RC dilakukan, dan kelewatan pemasukan maksimum, kelewatan pemasukan minimum, sisihan jam maksimum, dan masa penukaran maksimum rangkaian jam diperiksa oleh merujuk kepada fail kekangan kelewatan (SDC). Dan membaiki pelanggaran penahanan dalam reka bentuk. Untuk memudahkan pendawaian rangkaian bukan jam, pilihan -ar-ea_recovery perlu ditambah pada masa ini untuk mengurangkan kawasan sambungan. Penggunaan kuasa masih dioptimumkan pada peringkat ini. Apabila melengkapkan penghalaan pokok jam, artikel ini menggunakan model arnoldi untuk mengira dengan tepat kelewatan pokok jam dan kaedah berulang 15 kitaran untuk penghalaan jam. Jadual 2 ialah situasi pemasaan reka bentuk sebelum sintesis jam. Jelas sekali terdapat pelbagai laluan kritikal dan terdapat banyak pelanggaran masa penubuhan; selepas sintesis pokok jam selesai, semakan jam dilakukan, dan tiada pelanggaran jam ditemui, menunjukkan bahawa sintesis pokok jam telah selesai.
2.5 Pendawaian dan penyiapan cip
Artikel ini memisahkan pendawaian dan pengoptimumannya. Pertama, lengkapkan penghalaan global, penghalaan terperinci, dan cari&baik pulih dalam peringkat pendawaian awal, dan kemudian gunakan algoritma topologi untuk mengoptimumkan pendawaian, dan pada masa yang sama Penggunaan kuasa kebocoran semasa dioptimumkan. Untuk mengelakkan berlakunya kesan antena, reka bentuk pembaikan kesan antena dijalankan pada cip semasa peringkat penyiapan cip. Pada masa ini, masih terdapat kawasan kosong dalam cip, dan pemfail perlu diisi untuk memenuhi keperluan DRC. Rajah 5 ialah susun atur reka bentuk fizikal cip. Jadual 3 ialah luas dan penggunaan kuasa cip. Dapat dilihat bahawa jumlah kawasan ialah 2 794 371.012 703 μm2, dan jumlah penggunaan kuasa ialah 11.635 4 mW. Simulasi membuktikan bahawa cip beroperasi pada frekuensi jam 50 MHz Kerja biasa, memenuhi keperluan reka bentuk, membuktikan bahawa reka bentuk ini betul dan berkesan.
Kesimpulan 3
Berdasarkan proses TSMC 180 nm, kertas kerja ini telah melengkapkan reka bentuk fizikal cip mikropemproses yang digunakan dalam sistem pemantauan kebakaran tanpa wayar. Selepas menggunakan strategi yang berbeza untuk melengkapkan perancangan susun atur cip, susun atur, sintesis pokok jam, dan langkah reka bentuk pendawaian, keputusan diperolehi Susun atur, kawasan, penggunaan kuasa dan laporan lain cip. Selepas reka bentuk fizikal, penunjuk reka bentuk cip memenuhi keperluan reka bentuk, yang membuktikan ketepatan reka bentuk fizikal cip.
Pada masa ini, dalam pemantauan kebakaran awal dan penggera bangunan, rangkaian berwayar masih digunakan. Talian bertaburan di seluruh bangunan dan kos pemasangan awal adalah tinggi. Pada masa yang sama, talian itu sendiri juga merupakan bahaya kebakaran yang hebat. Oleh itu, satu jenis sistem pemantauan kebakaran tanpa wayar baru wujud, yang mudah dan cepat dipasang, dan kosnya lebih rendah, dan ia mempunyai ruang aplikasi yang lebih besar. Mikropengawal adalah salah satu komponen teras sistem pemantauan kebakaran. Mikropemproses dan mikropengawal tujuan am tidak dapat memenuhi penggunaan kuasa yang rendah dan keperluan kos rendah cip induk nod dalam sistem pemantauan kebakaran tanpa wayar.
Untuk menguasai teknologi teras sistem pemantauan kebakaran tanpa wayar, mewujudkan platform perisian dan perkakasan dengan hak harta intelek bebas, dan menggalakkan pembangunan sistem pemantauan kebakaran tanpa wayar negara saya, adalah perlu untuk membangunkan mikropemproses untuk pemantauan kebakaran tanpa wayar. sistem. Artikel ini telah melengkapkan reka bentuk fizikal cip mikropengawal khusus untuk sistem pengesanan kebakaran.
1 Seni bina cip SW-A
Cip SW-A ialah cip pengawal hibrid digital-analog khusus untuk sistem pengesanan kebakaran tanpa wayar berdasarkan ARM Cortex-M0. Bas ini menggunakan seni bina dwi-bas AMBA AHB dan APB. Kekerapan operasi boleh mencapai sehingga 50 MHz dan menyokong pelbagai peringkat. Pembahagian frekuensi dalaman, ia juga boleh berjalan pada frekuensi yang sangat rendah dalam mod siap sedia; terbina dalam kadar pensampelan tinggi anggaran berturut-turut 12-bit 8 saluran ADC, yang boleh mengimbas secara berurutan daripada 8 penderia (seperti penderia suhu, penderia asap, penderia keamatan cahaya, dsb.) ) Isyarat secara langsung disampel, ditukar dan disimpan. Program pengesanan utama boleh membaca data sampel yang sepadan dengan sensor sasaran untuk diproses dan menentukan sama ada kebakaran telah berlaku.
18 KBSRAM terbina dalam, yang boleh digunakan sebagai FLASH dan RAM secara fleksibel untuk memenuhi pemantauan kebakaran dan penyimpanan prosedur pemprosesan mudah. Ia menyokong operasi ISP (pengaturcaraan dalam sistem) dan operasi IAP (pengaturcaraan dalam aplikasi), yang bukan sahaja mudah untuk mengemas kini dan menaik taraf program pemantauan kebakaran utama, tetapi juga untuk pengoptimuman perisian. Antara muka termasuk antara muka UART standard industri, antara muka komunikasi SSI (menyokong SPI, MicroWire dan protokol SSI), dan 3 kumpulan (6 saluran) PWM. Antara muka yang kaya dan modul berfungsi menjadikan cip ini mempunyai potensi besar dalam pengembangan fungsi.
2 Reka bentuk fizikal cip SW-A
2.1 Proses reka bentuk fizikal yang diterima pakai
Reka bentuk fizikal cip SW-A dijalankan dengan bantuan Alat EDA Synopsys IC Compiler, menggunakan proses reka bentuk tipikal IC Compiler. Berdasarkan proses CMOS 180 nm TSMC (TSMC). Selepas reka bentuk fizikal sedia (mereka bentuk perpustakaan logik, menetapkan pustaka fizikal, menetapkan fail berkaitan TLU-Plus dan menetapkan senarai bersih peringkat get baca dan kekangan kelewatan standard), anda boleh memulakan reka bentuk fizikal dan melengkapkan reka bentuk perancangan (Perancangan Reka Bentuk), Penempatan, Sintesis pokok jam, Penghalaan dan Penamat Cip.
2.2 Perancangan reka bentuk
Perancangan Reka Bentuk adalah langkah yang sangat penting dalam reka bentuk fizikal cip; ia terutamanya termasuk Pelan Lantai dan Loji Kuasa.
Dalam keadaan biasa, sebelum reka letak bermula, pereka selalunya perlu menghabiskan banyak masa pada pelan lantai dan pelan kuasa. Kualiti pelan reka bentuk secara langsung menentukan penggunaan kuasa cip, kesesakan sel standard, Penutupan masa, kestabilan bekalan kuasa, dsb. Oleh itu, perancangan reka bentuk ialah langkah dengan pengulangan paling banyak dan reka bentuk manual dalam keseluruhan proses reka bentuk fizikal .
Pelan lantai mesti melengkapkan susun atur IO, peletakan PAD, kedudukan Makro (termasuk modul analog, unit storan, dsb.), serta bentuk cip, kesesakan (kesesakan) dan tetapan kawasan. Sebagai cip kawalan berorientasikan pengguna, susun atur IO mesti mempertimbangkan secara menyeluruh keperluan pengguna dan keperluan reka bentuk, dan dimensi menegak dan mendatar PAD berfungsi yang berbeza juga berbeza. Dalam kertas ini, PAD dengan dimensi yang lebih besar dalam kedua-dua arah menegak dan mendatar diletakkan di sebelah utara dan selatan cip, dan PAD dengan saiz satu arah yang lebih kecil diletakkan di sebelah timur dan barat cip dengan sisi yang besar. menghadap ke selatan dan utara (lihat Rajah 2(a)). Letakkan PAD di sekeliling cip dengan saiz yang lebih besar dalam kedua-dua arah (lihat Rajah 2(b)). Reka bentuk ini sangat berkesan dalam mengurangkan kawasan cip.
Makro yang perlu diletakkan cip termasuk SRAM, ROM, ADC dan ANALOG_TOP. Artikel ini secara menyeluruh mempertimbangkan hubungan kedudukannya dengan IO dan menempatkannya di sekeliling cip, supaya kawasan kosong boleh ditempah dalam cip untuk meletakkan sel standard. Untuk memastikan kesalinghubungan antara Makro dan PAD dan unit standard, hanya terdapat kawasan kosong di sekeliling setiap Makro. Unit standard tidak dibenarkan diletakkan di kawasan ini dalam apa jua keadaan. Perintah khusus adalah seperti berikut:
Cip ini direka bentuk dengan kawasan simpanan 40 μm antara kawasan teras sel standard dan Makro dan PAD untuk meletakkan gelang kuasa (PowerRing) dan pendawaian bersambung. Untuk mengelakkan sel standard daripada bertindih, gunakan arahan untuk memastikan bahawa sel standard hanya boleh diletakkan dalam saluran dengan ketinggian lebih daripada 10 μm. Selepas menetapkan pelan reka letak cip, gunakan arahan creat_fp_placement untuk pra-reka letak. Cip ini direka bentuk dan dihasilkan menggunakan proses TSMC 180 nm. Ia memerlukan voltan kerja 1.8 V dan turun naik voltan maksimum yang boleh diterima sebanyak ±10%. Oleh itu, apabila merancang bekalan kuasa dalam artikel ini, keperluan bekalan kuasa cip dan penurunan voltan yang disebabkan oleh talian sambungan dipertimbangkan secara menyeluruh ( IR-Drop) dan kawasan rangkaian kuasa yang lebih kecil, dua gelang kuasa dan 14 tali kuasa ( Tali) direka. Selepas menganalisis rangkaian kuasa (Analyze Pow-er Network), IR-Drop maksimum reka bentuk ini ialah 29.7 mV. Rajah 3(a) ialah pelan reka bentuk cip, dan Rajah 3(b) ialah rajah agihan susut voltan cip itu.
2.3 Susun atur
Kualiti penempatan adalah kunci kepada kejayaan atau kegagalan reka bentuk fizikal cip. Tugas utama susun atur adalah untuk melengkapkan masa persediaan meletakkan dan membaiki unit standard dalam reka bentuk. Sebelum susun atur bermula secara rasmi, anda perlu menggunakan arahan check_physical_design untuk menyemak sama ada penyediaan susun atur telah lengkap. Ia mesti dipastikan bahawa kedudukan semua Makro Keras dan IO ditetapkan; semua pin logik dan pin fizikal dalam reka bentuk sepadan antara satu sama lain; semua unit logik sepadan dengan mereka Unit fizikal; dimensi semua unit dalam reka bentuk telah ditetapkan. Untuk memudahkan penyambungan dan penghalaan, sebelum mula meletakkan sel standard, kawasan tertentu dalam cip boleh ditetapkan sebagai Sekatan Tempat-men (Penyumbatan Tempat-men). Alat ICC mempunyai pelbagai sekatan, seperti melarang sel standard untuk susun atur kasar, hanya membenarkan sel standard untuk pengoptimuman susun atur, dan hanya membenarkan pendawaian, dsb.; dalam reka bentuk ini, berbilang kawasan sekatan susun atur ditetapkan untuk memudahkan ADC, ANALOG_TOP, dsb. Sambungan dengan IO (lihat Rajah 4(a)).
Selepas reka letak sedia, anda boleh menggunakan arahan place_opt untuk melaksanakan reka letak dengan kekangan tambahan. Perintah melaksanakan tempat kasar, sintesis bersih fanout tinggi, pengoptimuman fizikal dan pengesahan. Tentukan lokasi unit dengan tiga langkah pertama (lihat Rajah 4(b)), dan akhirnya letakkan unit piawai dalam kedudukan yang dikira dengan betul melalui pengesahan (lihat Rajah 4(c)). Arahan khusus untuk reka bentuk fizikal artikel ini adalah seperti berikut:
Alat diperlukan untuk membaiki kawasan selain daripada laluan jam kritikal, dengan usaha yang tinggi. Gunakan alat kawalan "-congestion" pilihan untuk mengurangkan kesesakan cip sebanyak mungkin untuk memudahkan pendawaian berikutnya, dan gunakan pilihan "-pow-er" untuk mengawal pengoptimuman alat Penggunaan kuasa kebocoran, penggunaan kuasa dinamik dan kuasa rendah susun atur.
Selepas susun atur selesai, penggunaan kawasan cip ditunjukkan dalam Jadual 1. Tahap kesesakan tertumpu antara 0.625 dan 0.875, dan tahap kesesakan adalah sederhana. Tiada pembaziran kawasan cip disebabkan penggunaan cip yang rendah atau kesesakan yang berlebihan. Ini membawa kepada kesukaran dalam reka bentuk seterusnya dan juga reka bentuk semula.
2.4 Sintesis pokok jam
Salah satu tugas utama Clock Tree Synthesis ialah mengawal sisihan jam dalam julat yang boleh diterima untuk memastikan kerja cip yang cekap dan bebas ralat. Strategi sintesis pokok jam cip ini adalah seperti berikut: sintesis logik pokok jam (clock-cts), sintesis fizikal pokok jam (clock-psyn) dan pendawaian pokok jam (laluan jam). Peringkat sintesis logik pokok jam hanya menyelesaikan dua tugas: dengan mengira kelewatan pada setiap laluan jam, kedudukan dan saiz penimbal (penampan, penyongsang) yang perlu dimasukkan (dikawal oleh pilihan arahan -only_cts) diperolehi ; disebabkan oleh fungsi rangkaian jam Penggunaan menyumbang sebahagian besar daripada jumlah penggunaan kuasa, jadi pengoptimuman penggunaan kuasa (-kuasa) mesti dilakukan semasa sintesis pokok jam dan tiada pendawaian dilakukan pada peringkat ini. Perintah khusus adalah seperti berikut:
Dalam peringkat sintesis fizikal pokok jam, penimbal yang dimasukkan diletakkan pada kedudukan yang tepat, pengekstrakan RC dilakukan, dan kelewatan pemasukan maksimum, kelewatan pemasukan minimum, sisihan jam maksimum, dan masa penukaran maksimum rangkaian jam diperiksa oleh merujuk kepada fail kekangan kelewatan (SDC). Dan membaiki pelanggaran penahanan dalam reka bentuk. Untuk memudahkan pendawaian rangkaian bukan jam, pilihan -ar-ea_recovery perlu ditambah pada masa ini untuk mengurangkan kawasan sambungan. Penggunaan kuasa masih dioptimumkan pada peringkat ini. Apabila melengkapkan penghalaan pokok jam, artikel ini menggunakan model arnoldi untuk mengira dengan tepat kelewatan pokok jam dan kaedah berulang 15 kitaran untuk penghalaan jam. Jadual 2 menunjukkan situasi pemasaan reka bentuk sebelum sintesis jam. Jelas sekali terdapat pelbagai laluan kritikal dan terdapat banyak pelanggaran masa penubuhan; selepas sintesis pokok jam selesai, jam diperiksa semula, dan tiada pelanggaran jam ditemui, menunjukkan bahawa sintesis pokok jam telah selesai.
2.5 Pendawaian dan penyiapan cip
Artikel ini memisahkan penghalaan dan pengoptimuman. Pertama, lengkapkan penghalaan global, penghalaan terperinci, dan carian & pembaikan dalam peringkat penghalaan awal, dan kemudian gunakan algoritma topologi untuk mengoptimumkan penghalaan, dan pada masa yang sama Penggunaan kuasa kebocoran semasa dioptimumkan. Untuk mengelakkan berlakunya kesan antena, reka bentuk pembaikan kesan antena dijalankan pada cip semasa peringkat penyiapan cip. Pada masa ini, masih terdapat kawasan kosong dalam cip, dan pemfail perlu diisi untuk memenuhi keperluan DRC. Rajah 5 ialah susun atur reka bentuk fizikal cip, dan Jadual 3 ialah kawasan dan penggunaan kuasa cip. Dapat dilihat bahawa jumlah kawasan ialah 2 794 371.012 703 μm2, dan jumlah penggunaan kuasa ialah 11.635 4 mW. Simulasi membuktikan bahawa cip beroperasi pada frekuensi jam 50 MHz Kerja biasa, memenuhi keperluan reka bentuk, membuktikan bahawa reka bentuk ini betul dan berkesan.
Kesimpulan 3
Berdasarkan proses TSMC 180 nm, kertas kerja ini telah melengkapkan reka bentuk fizikal cip mikropemproses yang digunakan dalam sistem pemantauan kebakaran tanpa wayar. Selepas menggunakan strategi yang berbeza untuk melengkapkan perancangan susun atur cip, susun atur, sintesis pokok jam, dan langkah reka bentuk pendawaian, keputusan diperolehi Susun atur, kawasan, penggunaan kuasa dan laporan lain cip. Selepas reka bentuk fizikal, penunjuk reka bentuk cip memenuhi keperluan reka bentuk, yang membuktikan ketepatan reka bentuk fizikal cip.