"En la actualidad, en el monitoreo temprano de incendios y alarma de edificios, todavía se utiliza la red cableada. Las líneas están esparcidas por todo el edificio y el costo de instalación inicial es alto. Al mismo tiempo, la línea en sí también es un gran peligro de incendio. Por lo tanto, surgió un nuevo tipo de sistema de monitoreo de incendios inalámbrico, que es conveniente y rápido de instalar, su costo es menor y tiene un espacio de aplicación más grande. El microcontrolador es uno de los componentes centrales del sistema de monitoreo de incendios. Los microprocesadores y microcontroladores de propósito general no pueden cumplir con los requisitos de bajo consumo de energía y bajo costo del chip maestro del nodo en el sistema inalámbrico de monitoreo de incendios.
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En la actualidad, en el monitoreo temprano de incendios y alarma de edificios, todavía se utiliza la red cableada. Las líneas están esparcidas por todo el edificio y el costo de instalación inicial es alto. Al mismo tiempo, la línea en sí también es un gran peligro de incendio. Por lo tanto, surgió un nuevo tipo de sistema de monitoreo de incendios inalámbrico, que es conveniente y rápido de instalar, su costo es menor y tiene un espacio de aplicación más grande. El microcontrolador es uno de los componentes centrales del sistema de monitoreo de incendios. Los microprocesadores y microcontroladores de propósito general no pueden cumplir con los requisitos de bajo consumo de energía y bajo costo del chip maestro del nodo en el sistema inalámbrico de monitoreo de incendios.
Para dominar el núcleo la tecnología del sistema inalámbrico de monitoreo de incendios, establecer una plataforma de software y hardware con derechos de propiedad intelectual independientes y promover el desarrollo del sistema inalámbrico de monitoreo de incendios de mi país, es necesario desarrollar un microprocesador para el sistema inalámbrico de monitoreo de incendios. Este artículo ha completado el diseño físico de un chip microcontrolador dedicado al sistema de detección de incendios.
1 arquitectura de chip SW-A
El chip SW-A es un chip controlador híbrido digital-analógico dedicado para el sistema inalámbrico de detección de incendios basado en ARM Cortex-M0. El bus adopta la arquitectura de bus dual AMBA AHB y APB. La frecuencia de funcionamiento puede alcanzar hasta 50 MHz y admite múltiples niveles. División de frecuencia interna, también puede funcionar a una frecuencia muy baja en modo de espera; ADC de 12 canales de aproximación sucesiva de 8 bits de alta frecuencia de muestreo incorporada, que puede escanear secuencialmente desde 8 sensores (como temperatura sensor, sensor de humo, sensor de intensidad de luz, etc.)) La señal se muestrea, convierte y guarda directamente. El programa de detección principal puede leer los datos muestreados correspondientes al sensor objetivo para procesarlos y determinar si se ha producido un incendio.
18 KBSRAM incorporado, que se puede usar como FLASH y RAM de manera flexible para cumplir con el monitoreo de incendios y el almacenamiento de procedimientos de procesamiento simples. Admite la operación ISP (programación en el sistema) y la operación IAP (programación en la aplicación), que no solo es conveniente para actualizar y actualizar el programa principal de monitoreo de incendios, sino también para la optimización del software. La interfaz incluye una interfaz UART estándar de la industria, una interfaz de comunicación SSI (compatible con los protocolos SPI, MicroWire y SSI) y 3 grupos (6 canales) PWM. Las interfaces ricas y los módulos funcionales hacen que este chip tenga un gran potencial en la expansión de funciones.
2 Diseño físico del chip SW-A
2.1 El proceso de diseño físico adoptado
El diseño físico del chip SW-A se realiza con la ayuda de la herramienta EDA de Synopsys IC Compilador, utilizando el proceso de diseño típico de IC Compiler. Basado en el proceso TSMC (TSMC) CMOS de 180 nm. Una vez que el diseño físico está listo (diseño de la biblioteca lógica, configuración de la biblioteca física, configuración de los archivos relacionados con TLU-Plus y configuración de la lista de redes de nivel de puerta de lectura y las restricciones de retardo estándar), puede iniciar el diseño físico y completar el diseño. planificación (planificación de diseño), colocación, síntesis de árbol de reloj, enrutamiento y acabado de viruta.
2.2 Planificación del diseño
La planificación del diseño es un paso muy importante en el diseño físico del chip; incluye principalmente Floorplan y Powerplant.
En circunstancias normales, antes de que comience el diseño, los diseñadores a menudo necesitan dedicar mucho tiempo al plano de planta y al plan de energía. La calidad del plan de diseño determina directamente el consumo de energía del chip, la congestión de las celdas estándar, el cierre de tiempos, la estabilidad de la fuente de alimentación, etc. Por lo tanto, la planificación del diseño es el paso con más repeticiones y diseño manual en todo el proceso de diseño físico. .
El plano de planta debe completar el diseño de E / S, la ubicación del PAD, el posicionamiento de las macros (incluidos los módulos analógicos, las unidades de almacenamiento, etc.), así como la forma del chip, la congestión (Congestión) y la configuración del área. Como chip de control orientado al usuario, el diseño de IO debe considerar de manera integral las necesidades del usuario y los requisitos de diseño, y las dimensiones verticales y horizontales de los diferentes PAD funcionales también son diferentes. En este artículo, el PAD con dimensiones más grandes tanto en dirección vertical como horizontal se coloca en los lados norte y sur del chip, y el PAD con un tamaño unidireccional más pequeño se coloca en los lados este y oeste del chip con el lado grande mirando al sur y al norte (ver Figura 2 (a)). Coloque el PAD alrededor del chip con un tamaño más grande en ambas direcciones (consulte la Figura 2 (b)). Este diseño es muy eficaz para reducir el área del chip.
Las macros que el chip necesita para posicionarse incluyen SRAM, ROM, ADC y ANALOG_TOP. Este artículo considera exhaustivamente su relación posicional con IO y los ubica alrededor del chip, de modo que se pueda reservar un área en blanco en el chip para colocar celdas estándar. Para garantizar la interconexión entre el Macro y el PAD y las unidades estándar, solo hay un área en blanco alrededor de cada Macro. No se permite colocar unidades estándar en esta área bajo ninguna circunstancia. Los comandos específicos son los siguientes:
Este chip está diseñado con un área reservada de 40 μm entre el área del núcleo de la celda estándar y el Macro y el PAD para colocar el anillo de alimentación (PowerRing) y el cableado de interconexión. Para evitar que las celdas estándar se superpongan, utilice el comando para asegurarse de que las celdas estándar solo se puedan colocar en canales con una altura superior a 10 μm. Después de configurar el plan de diseño del chip, use el comando creat_fp_placement para el diseño previo. Este chip está diseñado y producido mediante el proceso TSMC 180 nm. Requiere un trabajo voltaje de 1.8 V y una fluctuación de voltaje máxima tolerable de ± 10%. Por lo tanto, al planificar la fuente de alimentación en este artículo, los requisitos de suministro de energía del chip y la caída de voltaje causada por la línea de interconexión se consideran de manera integral (IR-Drop) y un área de red de energía más pequeña, dos anillos de energía y 14 correas de alimentación ( Correa) están diseñados. Después de analizar la red eléctrica (Analizar red eléctrica), la caída de IR máxima de este diseño es de 29.7 mV. La Figura 3 (a) es el plan de diseño del chip y la Figura 3 (b) es el diagrama de distribución de caída de voltaje del chip.
2.3 Diseño
La calidad de la colocación es la clave del éxito o fracaso del diseño físico del chip. La tarea principal del diseño es completar el tiempo de configuración de colocar y reparar las unidades estándar en el diseño. Antes de que el diseño comience oficialmente, debe usar el comando check_physical_design para verificar si la preparación del diseño está completa. Debe asegurarse de que las posiciones de todos los Hard Macro e IO sean fijas; todos los pines lógicos y físicos del diseño se corresponden entre sí; todas las unidades lógicas les corresponden La unidad física; Se han fijado las dimensiones de todas las unidades en el diseño. Para facilitar la interconexión y el enrutamiento, antes de comenzar a colocar las celdas estándar, se puede configurar un área específica en el chip como Bloqueo de colocación (Bloqueo de colocación). Las herramientas ICC tienen varias restricciones, como prohibir las celdas estándar para un diseño aproximado, solo permitir celdas estándar para la optimización del diseño y solo permitir el cableado, etc. en este diseño, se establecen múltiples áreas de restricción de diseño para facilitar ADC, ANALOG_TOP, etc. Conexión con IO (ver Figura 4 (a)).
Una vez que el diseño esté listo, puede usar el comando place_opt para realizar el diseño con restricciones adicionales. El comando ejecuta un lugar aproximado, síntesis de red de alto abanico, optimización física y legalización. Determine la ubicación de la unidad mediante los primeros tres pasos (consulte la Figura 4 (b)) y, finalmente, coloque la unidad estándar en la posición calculada correctamente mediante la legalización (consulte la Figura 4 (c)). Los comandos específicos para el diseño físico de este artículo son los siguientes:
Se requieren herramientas para reparar áreas distintas a la ruta crítica del reloj, con un alto grado de esfuerzo. Utilice la opción "-congestión" herramienta de control para reducir la congestión del chip tanto como sea posible para facilitar el cableado posterior, y utilice la opción "-pow-er" para controlar la optimización de la herramienta Consumo de energía de fuga, consumo de energía dinámico y bajo consumo diseño.
Una vez completado el diseño, la utilización del área del chip se muestra en la Tabla 1. El grado de congestión se concentra entre 0.625 y 0.875, y el grado de congestión es moderado. No hay desperdicio de área de viruta debido a la baja utilización de la viruta ni a la congestión excesiva. Esto conduce a dificultades en el diseño posterior e incluso al rediseño.
2.4 síntesis de árbol de reloj
Una de las principales tareas de Clock Tree Synthesis es controlar la desviación del reloj dentro de un rango aceptable para garantizar el funcionamiento eficiente y sin errores del chip. La estrategia de síntesis del árbol del reloj de este chip es la siguiente: la síntesis lógica del árbol del reloj (clock-cts), la síntesis física del árbol del reloj (clock-psyn) y el cableado del árbol del reloj (clock-route). La etapa de síntesis lógica del árbol del reloj solo completa dos tareas: calculando el retardo en cada ruta del reloj, se obtiene la posición y el tamaño del búfer (búfer, inversor) que se debe insertar (controlado por la opción de comando -only_cts) ; debido a la función de la red de reloj El consumo representa una proporción muy grande del consumo total de energía, por lo que la optimización del consumo de energía (-potencia) debe realizarse durante la síntesis del árbol de reloj y no se realiza cableado en esta etapa. Los comandos específicos son los siguientes:
En la etapa de síntesis física del árbol de reloj, el búfer insertado se coloca en una posición precisa, se realiza la extracción de RC y se verifica el retardo de inserción máximo, el retardo de inserción mínimo, la desviación máxima del reloj y el tiempo de conversión máximo de la red de reloj. refiriéndose al archivo de restricción de retardo (SDC). Y repare la infracción de retención en el diseño. Para facilitar el cableado de la red sin reloj, es necesario agregar la opción -ar-ea_recovery en este momento para reducir el área de conexión. El consumo de energía todavía está optimizado en esta etapa. Al completar el enrutamiento del árbol del reloj, este artículo utiliza el modelo arnoldi para calcular con precisión el retraso del árbol del reloj y el método iterativo de 15 ciclos para el enrutamiento del reloj. La Tabla 2 es la situación de temporización del diseño antes de la síntesis del reloj. Es obvio que existen múltiples rutas críticas y hay muchas violaciones del tiempo de establecimiento; una vez que se completa la síntesis del árbol de reloj, se realiza la verificación del reloj y no se encuentra ninguna violación de reloj, lo que indica que se completó la síntesis del árbol de reloj.
2.5 Terminación de cableado y chip
Este artículo separa el cableado y su optimización. Primero, complete el enrutamiento global, el enrutamiento detallado y la búsqueda y reparación en la etapa de cableado inicial, y luego use algoritmos de topología para optimizar el cableado y, al mismo tiempo, se optimiza el consumo de energía de fuga actual. Para evitar la aparición del efecto de antena, el diseño de reparación del efecto de antena se lleva a cabo en el chip durante la etapa de finalización del chip. En este momento, todavía hay áreas en blanco en el chip y el archivador debe llenarse para cumplir con los requisitos de la DRC. La figura 5 es el diseño físico del chip. La Tabla 3 es el área y el consumo de energía del chip. Se puede ver que el área total es 2 794 371.012 μm703 y el consumo total de energía es 2 11.635 mW. La simulación prueba que el chip está operando a una frecuencia de reloj de 4 MHz. Trabajo normal, cumple con los requisitos de diseño, prueba que este diseño es correcto y efectivo.
Conclusión 3
Basado en el proceso TSMC 180 nm, este documento ha completado el diseño físico de un chip de microprocesador utilizado en el sistema de monitoreo de incendios inalámbrico. Después de utilizar diferentes estrategias para completar la planificación del diseño del chip, el diseño, la síntesis del árbol del reloj y los pasos del diseño del cableado, se obtienen los resultados El diseño, el área, el consumo de energía y otros informes del chip. Después del diseño físico, los indicadores de diseño del chip cumplen con los requisitos de diseño, lo que demuestra la corrección del diseño físico del chip.
En la actualidad, en el monitoreo temprano de incendios y alarma de edificios, todavía se utiliza la red cableada. Las líneas están esparcidas por todo el edificio y el costo de instalación inicial es alto. Al mismo tiempo, la línea en sí también es un gran peligro de incendio. Por lo tanto, surgió un nuevo tipo de sistema de monitoreo de incendios inalámbrico, que es conveniente y rápido de instalar, su costo es menor y tiene un espacio de aplicación más grande. El microcontrolador es uno de los componentes centrales del sistema de monitoreo de incendios. Los microprocesadores y microcontroladores de propósito general no pueden cumplir con los requisitos de bajo consumo de energía y bajo costo del chip maestro del nodo en el sistema inalámbrico de monitoreo de incendios.
Para dominar la tecnología central del sistema de monitoreo de incendios inalámbrico, establecer una plataforma de software y hardware con derechos de propiedad intelectual independientes y promover el desarrollo del sistema de monitoreo de incendios inalámbrico de mi país, es necesario desarrollar un microprocesador para el monitoreo de incendios inalámbrico. sistema. Este artículo ha completado el diseño físico de un chip microcontrolador dedicado al sistema de detección de incendios.
1 arquitectura de chip SW-A
El chip SW-A es un chip controlador híbrido digital-analógico dedicado para el sistema inalámbrico de detección de incendios basado en ARM Cortex-M0. El bus adopta la arquitectura de bus dual AMBA AHB y APB. La frecuencia de funcionamiento puede alcanzar hasta 50 MHz y admite múltiples niveles. División de frecuencia interna, también puede funcionar a una frecuencia muy baja en modo de espera; ADC de 12 canales de aproximación sucesiva de 8 bits de alta frecuencia de muestreo incorporado, que puede escanear secuencialmente desde 8 sensores (como sensor de temperatura, sensor de humo, sensor de intensidad de luz, etc.)) La señal se muestrea directamente, se convierte y salvado. El programa de detección principal puede leer los datos muestreados correspondientes al sensor objetivo para procesarlos y determinar si se ha producido un incendio.
18 KBSRAM incorporado, que se puede usar como FLASH y RAM de manera flexible para cumplir con el monitoreo de incendios y el almacenamiento de procedimientos de procesamiento simples. Admite la operación ISP (programación en el sistema) y la operación IAP (programación en la aplicación), que no solo es conveniente para actualizar y actualizar el programa principal de monitoreo de incendios, sino también para la optimización del software. La interfaz incluye una interfaz UART estándar de la industria, una interfaz de comunicación SSI (compatible con los protocolos SPI, MicroWire y SSI) y 3 grupos (6 canales) PWM. Las interfaces ricas y los módulos funcionales hacen que este chip tenga un gran potencial en la expansión de funciones.
2 Diseño físico del chip SW-A
2.1 El proceso de diseño físico adoptado
El diseño físico del chip SW-A se lleva a cabo con la ayuda de la herramienta EDA IC Compiler de Synopsys, utilizando el proceso de diseño típico de IC Compiler. Basado en el proceso TSMC (TSMC) CMOS de 180 nm. Una vez que el diseño físico está listo (diseño de la biblioteca lógica, configuración de la biblioteca física, configuración de los archivos relacionados con TLU-Plus y configuración de la lista de redes de nivel de puerta de lectura y las restricciones de retardo estándar), puede iniciar el diseño físico y completar el diseño. planificación (planificación de diseño), colocación, síntesis de árbol de reloj, enrutamiento y acabado de viruta.
2.2 Planificación del diseño
La planificación del diseño es un paso muy importante en el diseño físico del chip; incluye principalmente Floorplan y Powerplant.
En circunstancias normales, antes de que comience el diseño, los diseñadores a menudo necesitan dedicar mucho tiempo al plano de planta y al plan de energía. La calidad del plan de diseño determina directamente el consumo de energía del chip, la congestión de las celdas estándar, el cierre de tiempos, la estabilidad de la fuente de alimentación, etc. Por lo tanto, la planificación del diseño es el paso con más repeticiones y diseño manual en todo el proceso de diseño físico. .
El plano de planta debe completar el diseño de E / S, la ubicación del PAD, el posicionamiento de las macros (incluidos los módulos analógicos, las unidades de almacenamiento, etc.), así como la forma del chip, la congestión (Congestión) y la configuración del área. Como chip de control orientado al usuario, el diseño de IO debe considerar de manera integral las necesidades del usuario y los requisitos de diseño, y las dimensiones verticales y horizontales de los diferentes PAD funcionales también son diferentes. En este artículo, el PAD con dimensiones más grandes tanto en dirección vertical como horizontal se coloca en los lados norte y sur del chip, y el PAD con un tamaño unidireccional más pequeño se coloca en los lados este y oeste del chip con el lado grande mirando al sur y al norte (ver Figura 2 (a)). Coloque el PAD alrededor del chip con un tamaño más grande en ambas direcciones (consulte la Figura 2 (b)). Este diseño es muy eficaz para reducir el área del chip.
Las macros que el chip necesita para posicionarse incluyen SRAM, ROM, ADC y ANALOG_TOP. Este artículo considera exhaustivamente su relación posicional con IO y los ubica alrededor del chip, de modo que se pueda reservar un área en blanco en el chip para colocar celdas estándar. Para garantizar la interconexión entre el Macro y el PAD y las unidades estándar, solo hay un área en blanco alrededor de cada Macro. No se permite colocar unidades estándar en esta área bajo ninguna circunstancia. Los comandos específicos son los siguientes:
Este chip está diseñado con un área reservada de 40 μm entre el área del núcleo de la celda estándar y el Macro y el PAD para colocar el anillo de alimentación (PowerRing) y el cableado de interconexión. Para evitar que las celdas estándar se superpongan, utilice el comando para asegurarse de que las celdas estándar solo se puedan colocar en canales con una altura superior a 10 μm. Después de configurar el plan de diseño del chip, use el comando creat_fp_placement para el diseño previo. Este chip está diseñado y producido mediante el proceso TSMC 180 nm. Requiere un voltaje de trabajo de 1.8 V y una fluctuación de voltaje máxima tolerable de ± 10%. Por lo tanto, al planificar la fuente de alimentación en este artículo, los requisitos de suministro de energía del chip y la caída de voltaje causada por la línea de interconexión se consideran de manera integral (IR-Drop) y un área de red de energía más pequeña, dos anillos de energía y 14 correas de alimentación ( Correa) están diseñados. Después de analizar la red eléctrica (Analizar red eléctrica), la caída de IR máxima de este diseño es de 29.7 mV. La Figura 3 (a) es el plan de diseño del chip y la Figura 3 (b) es el diagrama de distribución de caída de voltaje del chip.
2.3 Diseño
La calidad de la colocación es la clave del éxito o fracaso del diseño físico del chip. La tarea principal del diseño es completar el tiempo de configuración de colocar y reparar las unidades estándar en el diseño. Antes de que el diseño comience oficialmente, debe usar el comando check_physical_design para verificar si la preparación del diseño está completa. Debe asegurarse de que las posiciones de todos los Hard Macro e IO sean fijas; todos los pines lógicos y físicos del diseño se corresponden entre sí; todas las unidades lógicas les corresponden La unidad física; Se han fijado las dimensiones de todas las unidades en el diseño. Para facilitar la interconexión y el enrutamiento, antes de comenzar a colocar las celdas estándar, se puede configurar un área específica en el chip como Bloqueo de colocación (Bloqueo de colocación). Las herramientas ICC tienen varias restricciones, como prohibir las celdas estándar para un diseño aproximado, solo permitir celdas estándar para la optimización del diseño y solo permitir el cableado, etc. en este diseño, se establecen múltiples áreas de restricción de diseño para facilitar ADC, ANALOG_TOP, etc. Conexión con IO (ver Figura 4 (a)).
Una vez que el diseño esté listo, puede usar el comando place_opt para realizar el diseño con restricciones adicionales. El comando ejecuta un lugar aproximado, síntesis de red de alto abanico, optimización física y legalización. Determine la ubicación de la unidad mediante los primeros tres pasos (consulte la Figura 4 (b)) y, finalmente, coloque la unidad estándar en la posición calculada correctamente mediante la legalización (consulte la Figura 4 (c)). Los comandos específicos para el diseño físico de este artículo son los siguientes:
Se requieren herramientas para reparar áreas distintas a la ruta crítica del reloj, con un alto grado de esfuerzo. Utilice la opción "-congestión" herramienta de control para reducir la congestión del chip tanto como sea posible para facilitar el cableado posterior, y utilice la opción "-pow-er" para controlar la optimización de la herramienta Consumo de energía de fuga, consumo de energía dinámico y bajo consumo diseño.
Una vez completado el diseño, la utilización del área del chip se muestra en la Tabla 1. El grado de congestión se concentra entre 0.625 y 0.875, y el grado de congestión es moderado. No hay desperdicio de área de viruta debido a la baja utilización de la viruta ni a la congestión excesiva. Esto conduce a dificultades en el diseño posterior e incluso al rediseño.
2.4 síntesis de árbol de reloj
Una de las principales tareas de Clock Tree Synthesis es controlar la desviación del reloj dentro de un rango aceptable para garantizar el funcionamiento eficiente y sin errores del chip. La estrategia de síntesis del árbol del reloj de este chip es la siguiente: la síntesis lógica del árbol del reloj (clock-cts), la síntesis física del árbol del reloj (clock-psyn) y el cableado del árbol del reloj (clock-route). La etapa de síntesis lógica del árbol del reloj solo completa dos tareas: calculando el retardo en cada ruta del reloj, se obtiene la posición y el tamaño del búfer (búfer, inversor) que se debe insertar (controlado por la opción de comando -only_cts) ; debido a la función de la red de reloj El consumo representa una proporción muy grande del consumo total de energía, por lo que la optimización del consumo de energía (-potencia) debe realizarse durante la síntesis del árbol de reloj y no se realiza cableado en esta etapa. Los comandos específicos son los siguientes:
En la etapa de síntesis física del árbol de reloj, el búfer insertado se coloca en una posición precisa, se realiza la extracción de RC y se verifica el retardo de inserción máximo, el retardo de inserción mínimo, la desviación máxima del reloj y el tiempo de conversión máximo de la red de reloj. refiriéndose al archivo de restricción de retardo (SDC). Y repare la infracción de retención en el diseño. Para facilitar el cableado de la red sin reloj, es necesario agregar la opción -ar-ea_recovery en este momento para reducir el área de conexión. El consumo de energía todavía está optimizado en esta etapa. Al completar el enrutamiento del árbol del reloj, este artículo utiliza el modelo arnoldi para calcular con precisión el retraso del árbol del reloj y el método iterativo de 15 ciclos para el enrutamiento del reloj. La Tabla 2 muestra la situación de temporización del diseño antes de la síntesis del reloj. Es obvio que existen múltiples rutas críticas y hay muchas violaciones del tiempo de establecimiento; una vez completada la síntesis del árbol de reloj, se vuelve a comprobar el reloj y no se encuentra ninguna infracción de reloj, lo que indica que la síntesis del árbol de reloj está completa.
2.5 Terminación de cableado y chip
Este artículo separa el enrutamiento y la optimización. Primero, complete el enrutamiento global, el enrutamiento detallado y la búsqueda y reparación en la etapa de enrutamiento inicial, y luego use algoritmos de topología para optimizar el enrutamiento y, al mismo tiempo, se optimiza el consumo de energía de fuga actual. Para evitar la aparición del efecto de antena, el diseño de reparación del efecto de antena se lleva a cabo en el chip durante la etapa de finalización del chip. En este momento, todavía hay áreas en blanco en el chip y el archivador debe llenarse para cumplir con los requisitos de la DRC. La Figura 5 es el diseño físico del chip y la Tabla 3 es el área y el consumo de energía del chip. Se puede ver que el área total es 2 794 371.012 μm703 y el consumo total de energía es 2 11.635 mW. La simulación prueba que el chip está operando a una frecuencia de reloj de 4 MHz. Trabajo normal, cumple con los requisitos de diseño, prueba que este diseño es correcto y efectivo.
Conclusión 3
Basado en el proceso TSMC 180 nm, este documento ha completado el diseño físico de un chip de microprocesador utilizado en el sistema de monitoreo de incendios inalámbrico. Después de utilizar diferentes estrategias para completar la planificación del diseño del chip, el diseño, la síntesis del árbol del reloj y los pasos del diseño del cableado, se obtienen los resultados El diseño, el área, el consumo de energía y otros informes del chip. Después del diseño físico, los indicadores de diseño del chip cumplen con los requisitos de diseño, lo que demuestra la corrección del diseño físico del chip.