"Op dit moment wordt bij de vroege brandbewaking en alarmering van gebouwen nog steeds gebruik gemaakt van het bekabelde netwerk. De lijnen zijn verspreid over het gebouw en de initiële installatiekosten zijn hoog. Tegelijkertijd is de lijn zelf ook een groot brandgevaar. Daarom is er een nieuw type draadloos brandbewakingssysteem ontstaan, dat gemakkelijk en snel te installeren is, en de kosten zijn lager, en het heeft een grotere toepassingsruimte. De microcontroller is een van de kerncomponenten van het brandbewakingssysteem. Microprocessors en microcontrollers voor algemene doeleinden kunnen niet voldoen aan de lage stroomverbruik en lage kostenvereisten van de node-masterchip in het draadloze brandbewakingssysteem.
"
Op dit moment wordt bij de vroege brandbewaking en alarmering van gebouwen nog steeds gebruik gemaakt van het bekabelde netwerk. De lijnen zijn verspreid over het gebouw en de initiële installatiekosten zijn hoog. Tegelijkertijd is de lijn zelf ook een groot brandgevaar. Daarom is er een nieuw type draadloos brandbewakingssysteem ontstaan, dat gemakkelijk en snel te installeren is, en de kosten zijn lager, en het heeft een grotere toepassingsruimte. De microcontroller is een van de kerncomponenten van het brandbewakingssysteem. Microprocessors en microcontrollers voor algemene doeleinden kunnen niet voldoen aan de lage stroomverbruik en lage kostenvereisten van de node-masterchip in het draadloze brandbewakingssysteem.
Om de kern onder de knie te krijgen technologie van het draadloze brandbewakingssysteem, het opzetten van een software- en hardwareplatform met onafhankelijke intellectuele eigendomsrechten, en het bevorderen van de ontwikkeling van het draadloze brandbewakingssysteem van mijn land, is het noodzakelijk om een microprocessor te ontwikkelen voor het draadloze brandbewakingssysteem. In dit artikel is het fysieke ontwerp voltooid van een microcontrollerchip speciaal voor het branddetectiesysteem.
1 SW-A-chiparchitectuur
SW-A-chip is een speciale digitaal-analoge hybride controller-chip voor draadloos branddetectiesysteem op basis van ARM Cortex-M0. De bus gebruikt AMBA AHB en APB dual-bus architectuur. De werkfrequentie kan oplopen tot 50 MHz en ondersteunt meerdere niveaus. Interne frequentieverdeling, het kan ook op een zeer lage frequentie werken in de standby-modus; ingebouwd een hoge bemonsteringsfrequentie 12-bits opeenvolgende benadering 8-kanaals ADC, die achtereenvolgens kan scannen vanaf 8 sensoren (zoals temperatuur sensor, rooksensor, lichtintensiteitssensor, enz.) ) Het signaal wordt direct gesampled, geconverteerd en opgeslagen. Het hoofddetectieprogramma kan de bemonsterde gegevens lezen die overeenkomen met de doelsensor voor verwerking en bepalen of er een brand heeft plaatsgevonden.
Ingebouwde 18 KBSRAM, die flexibel kan worden gebruikt als FLASH en RAM om te voldoen aan brandbewaking en opslag van eenvoudige verwerkingsprocedures. Het ondersteunt ISP (in-system programming) en IAP (in-application programming) werking, wat niet alleen handig is voor het updaten en upgraden van het hoofdbrandbewakingsprogramma, maar ook voor software-optimalisatie. De interface omvat de industriestandaard UART-interface, SSI-communicatie-interface (ondersteunt SPI, MicroWire en SSI-protocol) en 3 groepen (6 kanalen) PWM. De rijke interfaces en functionele modules zorgen ervoor dat deze chip een groot potentieel heeft voor functie-uitbreiding.
2 Fysiek ontwerp van SW-A-chip
2.1 Het fysieke ontwerpproces aangenomen
Het fysieke ontwerp van de SW-A-chip wordt uitgevoerd met behulp van de EDA-tool van Synopsys IC Compiler, met behulp van het typische ontwerpproces van IC Compiler. Gebaseerd op TSMC (TSMC) 180 nm CMOS-proces. Nadat het fysieke ontwerp klaar is (het ontwerpen van de logische bibliotheek, het instellen van de fysieke bibliotheek, het instellen van de TLU-Plus-gerelateerde bestanden en het instellen van de netlijst op leespoortniveau en standaard vertragingsbeperkingen), kunt u het fysieke ontwerp starten en het ontwerp voltooien planning (Designplanning), Placement, Clock tree Syn-thesis, Routing en Chip Finish.
2.2 Ontwerpplanning
Design Planning is een zeer belangrijke stap in het fysieke ontwerp van de chip; het omvat voornamelijk Plattegrond en Powerplant.
Onder normale omstandigheden, voordat de lay-out begint, moeten ontwerpers vaak veel tijd besteden aan plattegrond en powerplan. De kwaliteit van het ontwerpplan bepaalt direct het stroomverbruik van de chip, de congestie van standaardcellen, timingsluiting, stabiliteit van de voeding, enz. Daarom is ontwerpplanning de stap met de meeste herhalingen en handmatig ontwerp in het hele fysieke ontwerpproces .
De plattegrond moet de IO-layout, PAD-plaatsing, macro (inclusief analoge modules, opslageenheden, enz.) positionering voltooien, evenals de chipvorm, congestie (congestie) en gebiedsinstellingen. Als gebruikersgerichte besturingschip moet de lay-out van IO uitgebreid rekening houden met gebruikersbehoeften en ontwerpvereisten, en de verticale en horizontale afmetingen van verschillende functionele PAD's zijn ook verschillend. In dit artikel wordt de PAD met grotere afmetingen in zowel verticale als horizontale richting aan de noord- en zuidzijde van de chip geplaatst, en de PAD met een kleinere unidirectionele afmeting aan de oost- en westzijde van de chip met de grote zijde op het zuiden en noorden gericht (zie figuur 2(a)). Plaats de PAD rond de chip met een groter formaat in beide richtingen (zie figuur 2(b)). Dit ontwerp is zeer effectief in het verkleinen van het gebied van de chip.
De macro's die de chip moet plaatsen, zijn SRAM, ROM, ADC en ANALOG_TOP. Dit artikel gaat uitgebreid in op hun positionele relatie met IO en lokaliseert ze rond de chip, zodat een leeg gebied in de chip kan worden gereserveerd om standaardcellen te plaatsen. Om de onderlinge verbinding tussen de Macro en PAD en standaardeenheden te waarborgen, is er slechts een leeg gebied rond elke Macro. In deze ruimte mogen onder geen beding standaard units worden geplaatst. De specifieke opdrachten zijn als volgt:
Deze chip is ontworpen met een gereserveerd gebied van 40 μm tussen het kerngebied van de standaardcel en de Macro en de PAD voor het plaatsen van de powerring (PowerRing) en het onderling verbinden van bedrading. Om te voorkomen dat de standaardcellen elkaar overlappen, gebruikt u de opdracht om ervoor te zorgen dat de standaardcellen alleen in kanalen met een hoogte groter dan 10 m kunnen worden geplaatst. Gebruik na het instellen van het chiplay-outplan het commando creat_fp_placement voor pre-layout. Deze chip is ontworpen en geproduceerd met behulp van het TSMC 180 nm-proces. Het vereist een werkende spanning van 1.8 V en een aanvaardbare maximale spanningsschommeling van ±10%. Daarom wordt bij het plannen van de stroomvoorziening in dit artikel uitgebreid rekening gehouden met de stroomvoorzieningsvereisten van de chip en de spanningsval veroorzaakt door de verbindingslijn (IR-Drop) en een kleiner stroomnetwerkgebied, twee stroomringen en 14 stroombanden ( band) zijn ontworpen. Na analyse van het stroomnetwerk (Analyse Power-er Network), is de maximale IR-Drop van dit ontwerp 29.7 mV. Figuur 3(a) is het ontwerpplan van de chip en figuur 3(b) is het spanningsverliesverdelingsdiagram van de chip.
2.3 Indeling
De kwaliteit van de plaatsing is de sleutel tot het slagen of falen van het fysieke ontwerp van de chip. De hoofdtaak van de lay-out is het voltooien van de insteltijd van het plaatsen en repareren van de standaard units in het ontwerp. Voordat de lay-out officieel begint, moet u de opdracht check_physical_design gebruiken om te controleren of de voorbereiding van de lay-out is voltooid. Er moet voor worden gezorgd dat de posities van alle harde macro's en IO vastliggen; alle logische pinnen en fysieke pinnen in het ontwerp komen met elkaar overeen; alle logische eenheden komen daarmee overeen De fysieke eenheid; de afmetingen van alle units in het ontwerp liggen vast. Om de onderlinge verbinding en routering te vergemakkelijken, kan voordat wordt begonnen met het plaatsen van de standaardcellen, een specifiek gebied in de chip worden ingesteld als een Place-ment Blockage (Place-ment Blockage). ICC-tools hebben verschillende beperkingen, zoals het verbieden van standaardcellen voor ruwe lay-out, alleen standaardcellen toestaan voor lay-outoptimalisatie, en alleen bedrading toestaan, enz.; in dit ontwerp zijn meerdere lay-outbeperkingsgebieden ingesteld om ADC, ANALOG_TOP, enz. te vergemakkelijken. Verbinding met IO (zie afbeelding 4(a)).
Nadat de lay-out gereed is, kunt u de opdracht place_opt gebruiken om lay-out met extra beperkingen uit te voeren. Het commando voert grove plaats, high-fanout netsynthese, fysieke optimalisatie en legalisatie uit. Bepaal aan de hand van de eerste drie stappen de plaats van de unit (zie figuur 4(b)), en plaats tenslotte door legalisatie de standaard unit correct in de berekende positie (zie figuur 4(c)). De specifieke opdrachten voor het fysieke ontwerp van dit artikel zijn als volgt:
Er zijn gereedschappen nodig om andere gebieden dan het kritieke klokpad te repareren, met een hoge mate van inspanning. Gebruik de optie "-congestion" controletool om de congestie van de chip zoveel mogelijk te verminderen om de daaropvolgende bedrading te vergemakkelijken, en gebruik de optie "-power-er" om de tooloptimalisatie te regelen Lekkage stroomverbruik, dynamisch stroomverbruik en laag stroomverbruik indeling.
Nadat de lay-out is voltooid, wordt het gebiedsgebruik van de chip weergegeven in Tabel 1. De congestiegraad is geconcentreerd tussen 0.625 en 0.875 en de congestiegraad is matig. Er is geen verspilling van chipgebied als gevolg van een laag chipgebruik of overmatige congestie. Dit leidt tot problemen bij het latere ontwerp en zelfs bij het herontwerpen.
2.4 Klokboomsynthese
Een van de belangrijkste taken van Clock Tree Synthesis is om de klokafwijking binnen een acceptabel bereik te beheersen om het efficiënte en foutloze werk van de chip te garanderen. De klokboomsynthesestrategie van deze chip is als volgt: de logische synthese van de klokboom (clock-cts), de fysieke synthese van de klokboom (klok-psyn) en de bedrading van de klokboom (klokroute). De logische synthesefase van de klokboom voltooit slechts twee taken: door de vertraging op elk klokpad te berekenen, worden de positie en grootte van de buffer (buffer, inverter) die moet worden ingevoegd (bestuurd door de -only_cts opdrachtoptie) verkregen ; vanwege de functie van het kloknetwerk Het verbruik is verantwoordelijk voor een zeer groot deel van het totale stroomverbruik, dus optimalisatie van het stroomverbruik (-stroom) moet worden uitgevoerd tijdens de synthese van de klokboom en er wordt in dit stadium geen bedrading uitgevoerd. De specifieke opdrachten zijn als volgt:
In de fysieke synthesefase van de klokboom wordt de ingevoegde buffer in een nauwkeurige positie geplaatst, wordt RC-extractie uitgevoerd en worden de maximale invoegvertraging, minimale invoegvertraging, maximale klokafwijking en maximale conversietijd van het kloknetwerk gecontroleerd door verwijzend naar het vertragingsbeperkingsbestand (SDC). En repareer de ruimovertreding in het ontwerp. Om de bedrading van het niet-kloknetwerk te vergemakkelijken, moet op dit moment de optie -ar-ea_recovery worden toegevoegd om het verbindingsgebied te verkleinen. Het stroomverbruik is in dit stadium nog geoptimaliseerd. Bij het voltooien van de klokboomrouting, gebruikt dit artikel het arnoldi-model om de vertraging van de klokboom nauwkeurig te berekenen en een iteratieve methode van 15 cycli voor klokroutering. Tabel 2 is de timingsituatie van het ontwerp vóór kloksynthese. Het is duidelijk dat er meerdere kritieke paden zijn en dat er veel tijdovertredingen zijn; nadat de klokboomsynthese is voltooid, wordt de klokcontrole uitgevoerd en wordt geen klokovertreding gevonden, wat aangeeft dat de klokboomsynthese is voltooid.
2.5 Bedrading en chip-voltooiing
Dit artikel scheidt bedrading en de optimalisatie ervan. Voltooi eerst globale routering, gedetailleerde routering en zoeken en repareren in de initiële bedradingsfase, en gebruik vervolgens topologie-algoritmen om de bedrading te optimaliseren, en tegelijkertijd wordt het stroomverbruik van stroomlekkage geoptimaliseerd. Om het optreden van het antenne-effect te voorkomen, wordt het ontwerp van de antenne-effectreparatie op de chip uitgevoerd tijdens de voltooiingsfase van de chip. Op dit moment zijn er nog lege gebieden in de chip en moet de filer worden gevuld om aan de DRC-vereisten te voldoen. Figuur 5 is de fysieke ontwerplay-out van de chip. Tabel 3 is de oppervlakte en het stroomverbruik van de chip. Het is te zien dat de totale oppervlakte 2 794 371.012 703 m2 is en dat het totale stroomverbruik 11.635 4 mW is. De simulatie bewijst dat de chip werkt op een klokfrequentie van 50 MHz. Normaal werk, voldoen aan de ontwerpeisen, bewijzen dat dit ontwerp correct en effectief is.
3 Conclusie
Op basis van het TSMC 180 nm-proces heeft dit document het fysieke ontwerp voltooid van een microprocessorchip die wordt gebruikt in het draadloze brandbewakingssysteem. Na het gebruik van verschillende strategieën om de planning van de chiplay-out, lay-out, klokboomsynthese en bedradingsontwerpstappen te voltooien, worden de resultaten verkregen: de lay-out, het gebied, het stroomverbruik en andere rapporten van de chip. Na het fysieke ontwerp voldoen de ontwerpindicatoren van de chip aan de ontwerpvereisten, wat de juistheid van het fysieke ontwerp van de chip bewijst.
Op dit moment wordt bij de vroege brandbewaking en alarmering van gebouwen nog steeds gebruik gemaakt van het bekabelde netwerk. De lijnen zijn verspreid over het gebouw en de initiële installatiekosten zijn hoog. Tegelijkertijd is de lijn zelf ook een groot brandgevaar. Daarom is er een nieuw type draadloos brandbewakingssysteem ontstaan, dat gemakkelijk en snel te installeren is, en de kosten zijn lager, en het heeft een grotere toepassingsruimte. De microcontroller is een van de kerncomponenten van het brandbewakingssysteem. Microprocessors en microcontrollers voor algemene doeleinden kunnen niet voldoen aan de lage stroomverbruik en lage kostenvereisten van de node-masterchip in het draadloze brandbewakingssysteem.
Om de kerntechnologie van het draadloze brandbewakingssysteem onder de knie te krijgen, een software- en hardwareplatform met onafhankelijke intellectuele eigendomsrechten op te zetten en de ontwikkeling van het draadloze brandbewakingssysteem van mijn land te bevorderen, is het noodzakelijk om een microprocessor te ontwikkelen voor de draadloze brandbewaking systeem. Dit artikel heeft het fysieke ontwerp van een microcontroller-chip voor het branddetectiesysteem voltooid.
1 SW-A-chiparchitectuur
SW-A-chip is een speciale digitaal-analoge hybride controller-chip voor draadloos branddetectiesysteem op basis van ARM Cortex-M0. De bus gebruikt AMBA AHB en APB dual-bus architectuur. De werkfrequentie kan oplopen tot 50 MHz en ondersteunt meerdere niveaus. Interne frequentieverdeling, het kan ook op een zeer lage frequentie werken in de standby-modus; ingebouwd een hoge bemonsteringssnelheid 12-bits opeenvolgende benadering 8-kanaals ADC, die achtereenvolgens kan scannen van 8 sensoren (zoals temperatuursensor, rooksensor, lichtintensiteitssensor, enz.) Het signaal wordt direct gesampled, geconverteerd en opgeslagen. Het hoofddetectieprogramma kan de bemonsterde gegevens lezen die overeenkomen met de doelsensor voor verwerking en bepalen of er een brand heeft plaatsgevonden.
Ingebouwde 18 KBSRAM, die flexibel kan worden gebruikt als FLASH en RAM om te voldoen aan brandbewaking en opslag van eenvoudige verwerkingsprocedures. Het ondersteunt ISP (in-system programming) en IAP (in-application programming) werking, wat niet alleen handig is voor het updaten en upgraden van het hoofdbrandbewakingsprogramma, maar ook voor software-optimalisatie. De interface omvat de industriestandaard UART-interface, SSI-communicatie-interface (ondersteunt SPI, MicroWire en SSI-protocol) en 3 groepen (6 kanalen) PWM. De rijke interfaces en functionele modules zorgen ervoor dat deze chip een groot potentieel heeft voor functie-uitbreiding.
2 Fysiek ontwerp van SW-A-chip
2.1 Het fysieke ontwerpproces aangenomen
Het fysieke ontwerp van de SW-A-chip wordt uitgevoerd met behulp van Synopsys' EDA-tool IC Compiler, met behulp van het typische ontwerpproces van IC Compiler. Gebaseerd op TSMC (TSMC) 180 nm CMOS-proces. Nadat het fysieke ontwerp klaar is (het ontwerpen van de logische bibliotheek, het instellen van de fysieke bibliotheek, het instellen van de TLU-Plus-gerelateerde bestanden en het instellen van de netlijst op leespoortniveau en standaard vertragingsbeperkingen), kunt u het fysieke ontwerp starten en het ontwerp voltooien planning (Designplanning), Placement, Clock tree Syn-thesis, Routing en Chip Finish.
2.2 Ontwerpplanning
Design Planning is een zeer belangrijke stap in het fysieke ontwerp van de chip; het omvat voornamelijk Plattegrond en Powerplant.
Onder normale omstandigheden, voordat de lay-out begint, moeten ontwerpers vaak veel tijd besteden aan plattegrond en powerplan. De kwaliteit van het ontwerpplan bepaalt direct het stroomverbruik van de chip, de congestie van standaardcellen, timingsluiting, stabiliteit van de voeding, enz. Daarom is ontwerpplanning de stap met de meeste herhalingen en handmatig ontwerp in het hele fysieke ontwerpproces .
De plattegrond moet de IO-layout, PAD-plaatsing, macro (inclusief analoge modules, opslageenheden, enz.) positionering voltooien, evenals de chipvorm, congestie (congestie) en gebiedsinstellingen. Als gebruikersgerichte besturingschip moet de lay-out van IO uitgebreid rekening houden met gebruikersbehoeften en ontwerpvereisten, en de verticale en horizontale afmetingen van verschillende functionele PAD's zijn ook verschillend. In dit artikel wordt de PAD met grotere afmetingen in zowel verticale als horizontale richting aan de noord- en zuidzijde van de chip geplaatst, en de PAD met een kleinere unidirectionele afmeting aan de oost- en westzijde van de chip met de grote zijde op het zuiden en noorden gericht (zie figuur 2(a)). Plaats de PAD rond de chip met een groter formaat in beide richtingen (zie figuur 2(b)). Dit ontwerp is zeer effectief in het verkleinen van het gebied van de chip.
De macro's die de chip moet plaatsen, zijn SRAM, ROM, ADC en ANALOG_TOP. Dit artikel gaat uitgebreid in op hun positionele relatie met IO en lokaliseert ze rond de chip, zodat een leeg gebied in de chip kan worden gereserveerd om standaardcellen te plaatsen. Om de onderlinge verbinding tussen de Macro en PAD en standaardeenheden te waarborgen, is er slechts een leeg gebied rond elke Macro. In deze ruimte mogen onder geen beding standaard units worden geplaatst. De specifieke opdrachten zijn als volgt:
Deze chip is ontworpen met een gereserveerd gebied van 40 μm tussen het kerngebied van de standaardcel en de Macro en de PAD voor het plaatsen van de powerring (PowerRing) en het onderling verbinden van bedrading. Om te voorkomen dat de standaardcellen elkaar overlappen, gebruikt u de opdracht om ervoor te zorgen dat de standaardcellen alleen in kanalen met een hoogte groter dan 10 m kunnen worden geplaatst. Gebruik na het instellen van het chiplay-outplan het commando creat_fp_placement voor pre-layout. Deze chip is ontworpen en geproduceerd met behulp van het TSMC 180 nm-proces. Het vereist een werkspanning van 1.8 V en een toelaatbare maximale spanningsschommeling van ±10%. Daarom wordt bij het plannen van de stroomvoorziening in dit artikel uitgebreid rekening gehouden met de stroomvoorzieningsvereisten van de chip en de spanningsval veroorzaakt door de verbindingslijn (IR-Drop) en een kleiner stroomnetwerkgebied, twee stroomringen en 14 stroombanden ( band) zijn ontworpen. Na analyse van het stroomnetwerk (Analyse Power-er Network), is de maximale IR-Drop van dit ontwerp 29.7 mV. Figuur 3(a) is het ontwerpplan van de chip, en figuur 3(b) is het spanningsverliesverdelingsdiagram van de chip.
2.3 Indeling
De kwaliteit van de plaatsing is de sleutel tot het slagen of falen van het fysieke ontwerp van de chip. De hoofdtaak van de lay-out is het voltooien van de insteltijd van het plaatsen en repareren van de standaard units in het ontwerp. Voordat de lay-out officieel begint, moet u de opdracht check_physical_design gebruiken om te controleren of de voorbereiding van de lay-out is voltooid. Er moet voor worden gezorgd dat de posities van alle harde macro's en IO vastliggen; alle logische pinnen en fysieke pinnen in het ontwerp komen met elkaar overeen; alle logische eenheden komen daarmee overeen De fysieke eenheid; de afmetingen van alle units in het ontwerp liggen vast. Om de onderlinge verbinding en routering te vergemakkelijken, kan voordat wordt begonnen met het plaatsen van de standaardcellen, een specifiek gebied in de chip worden ingesteld als een Place-ment Blockage (Place-ment Blockage). ICC-tools hebben verschillende beperkingen, zoals het verbieden van standaardcellen voor ruwe lay-out, alleen standaardcellen toestaan voor lay-outoptimalisatie, en alleen bedrading toestaan, enz.; in dit ontwerp zijn meerdere lay-outbeperkingsgebieden ingesteld om ADC, ANALOG_TOP, enz. te vergemakkelijken. Verbinding met IO (zie afbeelding 4(a)).
Nadat de lay-out gereed is, kunt u de opdracht place_opt gebruiken om lay-out met extra beperkingen uit te voeren. Het commando voert grove plaats, high-fanout netsynthese, fysieke optimalisatie en legalisatie uit. Bepaal aan de hand van de eerste drie stappen de plaats van de unit (zie figuur 4(b)), en plaats tenslotte door legalisatie de standaard unit correct in de berekende positie (zie figuur 4(c)). De specifieke opdrachten voor het fysieke ontwerp van dit artikel zijn als volgt:
Er zijn gereedschappen nodig om andere gebieden dan het kritieke klokpad te repareren, met een hoge mate van inspanning. Gebruik de optie "-congestion" controletool om de congestie van de chip zoveel mogelijk te verminderen om de daaropvolgende bedrading te vergemakkelijken, en gebruik de optie "-power-er" om de tooloptimalisatie te regelen Lekkage stroomverbruik, dynamisch stroomverbruik en laag stroomverbruik indeling.
Nadat de lay-out is voltooid, wordt het gebiedsgebruik van de chip weergegeven in Tabel 1. De congestiegraad is geconcentreerd tussen 0.625 en 0.875 en de congestiegraad is matig. Er is geen verspilling van chipgebied als gevolg van een laag chipgebruik of overmatige congestie. Dit leidt tot problemen bij het latere ontwerp en zelfs bij het herontwerpen.
2.4 Klokboomsynthese
Een van de belangrijkste taken van Clock Tree Synthesis is om de klokafwijking binnen een acceptabel bereik te beheersen om het efficiënte en foutloze werk van de chip te garanderen. De klokboomsynthesestrategie van deze chip is als volgt: de logische synthese van de klokboom (clock-cts), de fysieke synthese van de klokboom (klok-psyn) en de bedrading van de klokboom (klokroute). De logische synthesefase van de klokboom voltooit slechts twee taken: door de vertraging op elk klokpad te berekenen, worden de positie en grootte van de buffer (buffer, inverter) die moet worden ingevoegd (bestuurd door de -only_cts opdrachtoptie) verkregen ; vanwege de functie van het kloknetwerk Het verbruik is verantwoordelijk voor een zeer groot deel van het totale stroomverbruik, dus optimalisatie van het stroomverbruik (-stroom) moet worden uitgevoerd tijdens de synthese van de klokboom en er wordt in dit stadium geen bedrading uitgevoerd. De specifieke opdrachten zijn als volgt:
In de fysieke synthesefase van de klokboom wordt de ingevoegde buffer in een nauwkeurige positie geplaatst, wordt RC-extractie uitgevoerd en worden de maximale invoegvertraging, minimale invoegvertraging, maximale klokafwijking en maximale conversietijd van het kloknetwerk gecontroleerd door verwijzend naar het vertragingsbeperkingsbestand (SDC). En repareer de ruimovertreding in het ontwerp. Om de bedrading van het niet-kloknetwerk te vergemakkelijken, moet op dit moment de optie -ar-ea_recovery worden toegevoegd om het verbindingsgebied te verkleinen. Het stroomverbruik is in dit stadium nog geoptimaliseerd. Bij het voltooien van de klokboomrouting, gebruikt dit artikel het arnoldi-model om de vertraging van de klokboom nauwkeurig te berekenen en een iteratieve methode van 15 cycli voor klokroutering. Tabel 2 toont de timingsituatie van het ontwerp vóór kloksynthese. Het is duidelijk dat er meerdere kritieke paden zijn en dat er veel tijdovertredingen zijn; nadat de klokboomsynthese is voltooid, wordt de klok opnieuw gecontroleerd en wordt geen klokovertreding gevonden, wat aangeeft dat de klokboomsynthese voltooid is.
2.5 Bedrading en chip-voltooiing
Dit artikel scheidt routering en optimalisatie. Voltooi eerst globale routering, gedetailleerde routering en zoeken en repareren in de initiële routeringsfase, en gebruik vervolgens topologie-algoritmen om de routering te optimaliseren, en tegelijkertijd wordt het huidige stroomverbruik voor lekkage geoptimaliseerd. Om het optreden van het antenne-effect te voorkomen, wordt het ontwerp van de antenne-effectreparatie op de chip uitgevoerd tijdens de voltooiingsfase van de chip. Op dit moment zijn er nog lege gebieden in de chip en moet de filer worden gevuld om aan de DRC-vereisten te voldoen. Figuur 5 is de fysieke ontwerplay-out van de chip en Tabel 3 is de oppervlakte en het stroomverbruik van de chip. Het is te zien dat de totale oppervlakte 2 794 371.012 703 m2 is en dat het totale stroomverbruik 11.635 4 mW is. De simulatie bewijst dat de chip werkt op een klokfrequentie van 50 MHz. Normaal werk, voldoen aan de ontwerpeisen, bewijzen dat dit ontwerp correct en effectief is.
3 Conclusie
Op basis van het TSMC 180 nm-proces heeft dit document het fysieke ontwerp voltooid van een microprocessorchip die wordt gebruikt in het draadloze brandbewakingssysteem. Na het gebruik van verschillende strategieën om de planning van de chiplay-out, lay-out, klokboomsynthese en bedradingsontwerpstappen te voltooien, worden de resultaten verkregen: de lay-out, het gebied, het stroomverbruik en andere rapporten van de chip. Na het fysieke ontwerp voldoen de ontwerpindicatoren van de chip aan de ontwerpvereisten, wat de juistheid van het fysieke ontwerp van de chip bewijst.