أطلقت Microchip مجموعة توليف C ++ لـ PolarFire FPGA تطوير الخوارزمية

رقاقة تكنولوجيا أضافت سير عمل تصميم HLS، يسمى SmartHLS، إلى عائلات PolarFire FPGA الخاصة بها للسماح بترجمة خوارزميات C++ مباشرة إلى كود مستوى نقل التسجيل (RTL) المحسّن لـ FPGA.

يأتي هذا الإعلان استجابة للحاجة المتزايدة للمصممين للجمع بين الأداء والاستهلاك المنخفض للطاقة في تطبيقات الحوسبة المتطورة ، الأمر الذي أدى إلى زيادة الطلب على مصفوفات البوابة القابلة للبرمجة الميدانية (FPGAs) لاستخدامها كمسرعات موفرة للطاقة. ومع ذلك ، فإن الغالبية العظمى من حوسبة الحافة ورؤية الكمبيوتر وخوارزميات التحكم الصناعي تم تطويرها محليًا في C ++ بواسطة مطورين لديهم معرفة قليلة أو معدومة بأجهزة FPGA الأساسية.

قال بروس ويير ، نائب رئيس Microchip's وحدة أعمال FPGA. "جنبًا إلى جنب مع مجموعة أدوات تطوير برامج الشبكة العصبية VectorBlox ، ستعمل هذه الأدوات على تحسين إنتاجية المصممين في إنشاء حلول متطورة باستخدام خوارزميات تستند إلى C / C ++ لتطبيقات مثل الرؤية المضمنة والتعلم الآلي والتحكم في المحركات والأتمتة الصناعية باستخدام مسرعات الأجهزة القائمة على FPGA . "

استنادًا إلى بيئة التطوير المتكاملة مفتوحة المصدر Eclipse ، تستخدم مجموعة تصميم SmartHLS رمز برنامج C ++ لإنشاء مكون HDL IP للتكامل في مشروعات Libero SmartDesign الخاصة بشركة Microchip. يتيح ذلك للمهندسين وصف سلوك الأجهزة بمستوى أعلى من التجريد مما هو ممكن باستخدام أدوات FPGA RTL التقليدية.

وفقًا لـ Microchip ، فإنه يحسن الإنتاجية مع تقليل وقت التطوير من خلال واجهة برمجة التطبيقات متعددة الخيوط (API) التي تنفذ تعليمات الأجهزة بشكل متزامن وتبسط التعبير عن التوازي المعقد للأجهزة مقارنة بعروض HLS الأخرى.

تتطلب أداة SmartHLS ما يصل إلى 10 أضعاف عدد سطور التعليمات البرمجية مقارنة بتصميم RTL المكافئ ، مع سهولة قراءة الكود الناتج وفهمه واختباره وتصحيحه والتحقق منه. تعمل الأداة أيضًا على تبسيط استكشاف مقايضات تصميم البنية الدقيقة للأجهزة وتمكين تطبيقات برامج C ++ الموجودة مسبقًا للمطور لاستخدامها الآن مع PolarFire FPGAs و FPGA SoCs.