ไมโครชิปเปิดตัวชุดการสังเคราะห์ C++ สำหรับ PolarFire FPGA การพัฒนาอัลกอริทึม
ชิป เทคโนโลยี ได้เพิ่มเวิร์กโฟลว์การออกแบบ HLS ที่เรียกว่า SmartHLS ให้กับตระกูล PolarFire FPGA เพื่ออนุญาตให้อัลกอริธึม C++ ได้รับการแปลโดยตรงเป็นโค้ด Register Transfer Level (RTL) ที่ปรับให้เหมาะสมกับ FPGA
การประกาศดังกล่าวเป็นการตอบสนองต่อความต้องการที่เพิ่มขึ้นสำหรับนักออกแบบในการรวมประสิทธิภาพกับการใช้พลังงานต่ำในแอพพลิเคชั่นการประมวลผลที่ขอบ และได้กระตุ้นความต้องการ Field Programmable Gate Arrays (FPGA) เพื่อใช้เป็นตัวเร่งความเร็วที่ประหยัดพลังงาน อย่างไรก็ตาม เอดจ์คอมพิวติ้ง คอมพิวเตอร์วิทัศน์ และอัลกอริธึมการควบคุมอุตสาหกรรมส่วนใหญ่ได้รับการพัฒนาโดยกำเนิดใน C++ โดยนักพัฒนาที่มีความรู้น้อยหรือไม่มีเลยเกี่ยวกับฮาร์ดแวร์ FPGA พื้นฐาน
“SmartHLS ปรับปรุงชุดเครื่องมือการออกแบบ Libero SoC ของเราและทำให้ประโยชน์มากมายของแพลตฟอร์ม PolarFire และ PolarFire SoC ระดับกลางของเราสามารถเข้าถึงได้จากชุมชนนักพัฒนาอัลกอริทึมที่หลากหลายโดยที่พวกเขาไม่จำเป็นต้องเป็นผู้เชี่ยวชาญด้านฮาร์ดแวร์ FPGA” Bruce Weyer รองประธานของ Microchip กล่าว หน่วยธุรกิจ FPGA “เครื่องมือเหล่านี้ร่วมกับ VectorBlox Neural Network Software Development Kit ของเราจะช่วยปรับปรุงประสิทธิภาพการทำงานของนักออกแบบในการสร้างโซลูชันที่ล้ำสมัยโดยใช้อัลกอริธึมที่ใช้ C/C++ สำหรับแอปพลิเคชันต่างๆ เช่น เอ็มเบ็ดเด็ดวิชัน การเรียนรู้ของเครื่อง การควบคุมมอเตอร์ และระบบอัตโนมัติทางอุตสาหกรรมโดยใช้ตัวเร่งฮาร์ดแวร์ที่ใช้ FPGA ”
ชุดการออกแบบ SmartHLS ใช้รหัสซอฟต์แวร์ C++ เพื่อสร้างองค์ประกอบ HDL IP สำหรับการผสานรวมเข้ากับโปรเจ็กต์ Libero SmartDesign ของไมโครชิป โดยอิงจากสภาพแวดล้อมการพัฒนาแบบรวม Eclipse แบบโอเพนซอร์ส ซึ่งช่วยให้วิศวกรสามารถอธิบายพฤติกรรมของฮาร์ดแวร์ในระดับนามธรรมที่สูงกว่าที่เป็นไปได้ด้วยเครื่องมือ FPGA RTL แบบเดิม
จากข้อมูลของ Microchip นั้น ไมโครชิปจะเพิ่มประสิทธิภาพการทำงานในขณะที่ลดเวลาในการพัฒนาผ่าน Multi-threading Application Programming Interface (API) ที่รันคำสั่งฮาร์ดแวร์ไปพร้อม ๆ กัน และทำให้การแสดงออกของฮาร์ดแวร์คู่ขนานที่ซับซ้อนง่ายขึ้นเมื่อเทียบกับข้อเสนอ HLS อื่นๆ
เครื่องมือ SmartHLS ต้องการโค้ดน้อยกว่าการออกแบบ RTL ที่เทียบเท่าถึง 10 เท่า โดยโค้ดผลลัพธ์จะอ่าน ทำความเข้าใจ ทดสอบ ดีบัก และยืนยันได้ง่ายขึ้น เครื่องมือนี้ยังช่วยลดความยุ่งยากในการสำรวจการออกแบบฮาร์ดแวร์ไมโครสถาปัตยกรรมที่ประนีประนอม และช่วยให้การนำซอฟต์แวร์ C++ ที่มีอยู่ก่อนของนักพัฒนาไปใช้กับ PolarFire FPGA และ FPGA SoC ได้แล้ว