Microchip lanceert C++-synthesesuite voor PolarFire FPGA algoritme ontwikkeling
Microchip Technologie has added an HLS design workflow, called SmartHLS, to its PolarFire FPGA families to allow C++ algorithms to be directly translated to FPGA-optimised Register Transfer Level (RTL) code.
De aankondiging komt als antwoord op de groeiende behoefte van ontwerpers om prestaties te combineren met een laag stroomverbruik in edge compute-toepassingen en die de vraag naar Field Programmable Gate Arrays (FPGA's) heeft gestimuleerd om te worden gebruikt als energiezuinige versnellers. Een grote meerderheid van edge-computing-, computervisie- en industriële besturingsalgoritmen wordt echter native in C++ ontwikkeld door ontwikkelaars met weinig of geen kennis van de onderliggende FPGA-hardware.
"SmartHLS verbetert onze Libero SoC-ontwerptoolsuite en maakt de enorme voordelen van onze middenklasse PolarFire- en PolarFire SoC-platforms toegankelijk voor een diverse gemeenschap van algoritmeontwikkelaars zonder dat ze FPGA-hardware-experts hoeven te worden", zegt Bruce Weyer, vice-president van Microchip's FPGA-bedrijfseenheid. “Samen met onze VectorBlox Neural Network Software Development Kit zullen deze tools de productiviteit van ontwerpers verbeteren bij het creëren van geavanceerde oplossingen met behulp van op C/C++ gebaseerde algoritmen voor toepassingen zoals embedded vision, machine learning, motorbesturing en industriële automatisering met behulp van op FPGA gebaseerde hardwareversnellers .”
Gebaseerd op de open-source Eclipse geïntegreerde ontwikkelomgeving, gebruikt de SmartHLS-ontwerpsuite C++-softwarecode om een HDL IP-component te genereren voor integratie in Microchip's Libero SmartDesign-projecten. Dit stelt ingenieurs in staat om hardwaregedrag op een hoger abstractieniveau te beschrijven dan mogelijk is met traditionele FPGA RTL-tools.
Volgens Microchip verbetert het de productiviteit terwijl het de ontwikkelingstijd verkort door middel van een multi-threading Application Programming Interface (API) die hardware-instructies gelijktijdig uitvoert en de expressie van complexe hardware-parallellisme vereenvoudigt in vergelijking met andere HLS-aanbiedingen.
De SmartHLS-tool vereist tot 10 keer minder regels code dan een equivalent RTL-ontwerp, waardoor de resulterende code gemakkelijker te lezen, begrijpen, testen, debuggen en verifiëren is. De tool vereenvoudigt ook de verkenning van de compromissen tussen hardware-microarchitectuurontwerp en maakt het mogelijk dat de reeds bestaande C++-software-implementaties van een ontwikkelaar nu kunnen worden gebruikt met PolarFire FPGA's en FPGA SoC's.