Microchip rilascia la suite di sintesi C++ per PolarFire FPGA sviluppo di algoritmi
Microchip Tecnologia ha aggiunto un flusso di lavoro di progettazione HLS, chiamato SmartHLS, alle sue famiglie di FPGA PolarFire per consentire la conversione diretta degli algoritmi C++ in codice Register Transfer Level (RTL) ottimizzato per FPGA.
L'annuncio arriva in risposta alla crescente esigenza dei progettisti di combinare prestazioni con un basso consumo energetico nelle applicazioni di elaborazione edge e che ha spinto la domanda di FPGA (Field Programmable Gate Arrays) da utilizzare come acceleratori efficienti dal punto di vista energetico. Tuttavia, la maggior parte degli algoritmi di edge computing, visione artificiale e controllo industriale sono sviluppati in modo nativo in C++ da sviluppatori con poca o nessuna conoscenza dell'hardware FPGA sottostante.
"SmartHLS migliora la nostra suite di strumenti di progettazione Libero SoC e rende i vasti vantaggi delle nostre piattaforme PolarFire e PolarFire SoC di fascia media accessibili a una comunità diversificata di sviluppatori di algoritmi senza che debbano diventare esperti di hardware FPGA", ha affermato Bruce Weyer, vicepresidente di Microchip Unità operativa FPGA. “Insieme al nostro kit di sviluppo software per reti neurali VectorBlox, questi strumenti miglioreranno la produttività dei progettisti nella creazione di soluzioni all'avanguardia utilizzando algoritmi basati su C/C++ per applicazioni quali visione integrata, apprendimento automatico, controllo motori e automazione industriale utilizzando acceleratori hardware basati su FPGA .”
Basata sull'ambiente di sviluppo integrato Eclipse open source, la suite di progettazione SmartHLS utilizza il codice software C++ per generare un componente IP HDL per l'integrazione nei progetti Libero SmartDesign di Microchip. Ciò consente agli ingegneri di descrivere il comportamento dell'hardware a un livello di astrazione più elevato di quanto sia possibile con gli strumenti RTL FPGA tradizionali.
Secondo Microchip, migliora la produttività riducendo i tempi di sviluppo attraverso un'API (Application Programming Interface) multi-threading che esegue le istruzioni hardware contemporaneamente e semplifica l'espressione del parallelismo hardware complesso rispetto ad altre offerte HLS.
Lo strumento SmartHLS richiede fino a 10 volte meno righe di codice rispetto a un design RTL equivalente, con il codice risultante più facile da leggere, comprendere, testare, eseguire il debug e verificare. Lo strumento semplifica inoltre l'esplorazione dei compromessi di progettazione della microarchitettura hardware e consente ora alle implementazioni software C++ preesistenti di uno sviluppatore di essere utilizzate con gli FPGA PolarFire e i SoC FPGA.