Microchip lance une suite de synthèse C++ pour PolarFire FPGA développement d'algorithmes
Puce Technologie a ajouté un flux de travail de conception HLS, appelé SmartHLS, à ses familles de FPGA PolarFire pour permettre aux algorithmes C++ d'être directement traduits en code RTL (Register Transfer Level) optimisé pour FPGA.
L'annonce intervient en réponse au besoin croissant des concepteurs de combiner performances et faible consommation d'énergie dans les applications de calcul de périphérie, ce qui a stimulé la demande de FPGA (Field Programmable Gate Arrays) à utiliser comme accélérateurs écoénergétiques. Cependant, une grande majorité des algorithmes de calcul de périphérie, de vision par ordinateur et de contrôle industriel sont développés nativement en C++ par des développeurs ayant peu ou pas de connaissance du matériel FPGA sous-jacent.
« SmartHLS améliore notre suite d'outils de conception Libero SoC et rend les vastes avantages de nos plates-formes PolarFire et PolarFire SoC milieu de gamme accessibles à une communauté diversifiée de développeurs d'algorithmes sans qu'ils aient à devenir des experts en matériel FPGA », a déclaré Bruce Weyer, vice-président de Microchip. Unité commerciale FPGA. « Avec notre kit de développement logiciel VectorBlox Neural Network, ces outils amélioreront la productivité des concepteurs dans la création de solutions de pointe utilisant des algorithmes basés sur C/C++ pour des applications telles que la vision embarquée, l'apprentissage automatique, le contrôle moteur et l'automatisation industrielle à l'aide d'accélérateurs matériels basés sur FPGA. . "
Basée sur l'environnement de développement intégré open source Eclipse, la suite de conception SmartHLS utilise du code logiciel C++ pour générer un composant IP HDL à intégrer dans les projets Libero SmartDesign de Microchip. Cela permet aux ingénieurs de décrire le comportement du matériel à un niveau d'abstraction plus élevé que ce qui est possible avec les outils RTL FPGA traditionnels.
Selon Microchip, il améliore la productivité tout en réduisant le temps de développement grâce à une interface de programmation d'applications (API) multithread qui exécute les instructions matérielles simultanément et simplifie l'expression du parallélisme matériel complexe par rapport aux autres offres HLS.
L'outil SmartHLS nécessite jusqu'à 10 fois moins de lignes de code qu'une conception RTL équivalente, le code résultant étant plus facile à lire, comprendre, tester, déboguer et vérifier. L'outil simplifie également l'exploration des compromis de conception de la microarchitecture matérielle et permet aux implémentations logicielles C++ préexistantes d'un développeur d'être désormais utilisées avec les FPGA PolarFire et les SoC FPGA.