Microchip lanza la suite de síntesis C ++ para PolarFire FPGA desarrollo de algoritmos
Pastilla Tecnología ha agregado un flujo de trabajo de diseño HLS, llamado SmartHLS, a sus familias de FPGA PolarFire para permitir que los algoritmos de C++ se traduzcan directamente a código de nivel de transferencia de registro (RTL) optimizado para FPGA.
El anuncio surge en respuesta a la creciente necesidad de que los diseñadores combinen rendimiento con bajo consumo de energía en aplicaciones de computación de borde y que ha impulsado la demanda de matrices de puertas programables en campo (FPGA) para su uso como aceleradores energéticamente eficientes. Sin embargo, una gran mayoría de algoritmos de computación de borde, visión por computadora y control industrial son desarrollados de forma nativa en C ++ por desarrolladores con poco o ningún conocimiento del hardware FPGA subyacente.
"SmartHLS mejora nuestro conjunto de herramientas de diseño Libero SoC y hace que los vastos beneficios de nuestras plataformas PolarFire y PolarFire SoC de rango medio sean accesibles a una comunidad diversa de desarrolladores de algoritmos sin que tengan que convertirse en expertos en hardware FPGA", dijo Bruce Weyer, vicepresidente de Microchip's. Unidad de negocio FPGA. “Junto con nuestro kit de desarrollo de software de red neuronal VectorBlox, estas herramientas mejorarán la productividad de los diseñadores en la creación de soluciones de vanguardia utilizando algoritmos basados en C / C ++ para aplicaciones como visión integrada, aprendizaje automático, control de motores y automatización industrial utilizando aceleradores de hardware basados en FPGA . "
Basado en el entorno de desarrollo integrado de código abierto Eclipse, la suite de diseño SmartHLS utiliza código de software C ++ para generar un componente IP HDL para su integración en los proyectos Libero SmartDesign de Microchip. Esto permite a los ingenieros describir el comportamiento del hardware a un nivel más alto de abstracción de lo que es posible con las herramientas tradicionales FPGA RTL.
Según Microchip, mejora la productividad al tiempo que reduce el tiempo de desarrollo a través de una interfaz de programación de aplicaciones (API) de subprocesos múltiples que ejecuta instrucciones de hardware al mismo tiempo y simplifica la expresión del paralelismo de hardware complejo en comparación con otras ofertas de HLS.
La herramienta SmartHLS requiere hasta 10 veces menos líneas de código que un diseño RTL equivalente, y el código resultante es más fácil de leer, comprender, probar, depurar y verificar. La herramienta también simplifica la exploración de las compensaciones de diseño de microarquitectura de hardware y permite que las implementaciones de software C ++ preexistentes de un desarrollador se utilicen ahora con FPGA PolarFire y SoC FPGA.