Microchip מוציא חבילת סינתזה C ++ עבור PolarFire FPGA פיתוח אלגוריתם

שבב טכנולוגיה הוסיפה זרימת עבודה של עיצוב HLS, הנקראת SmartHLS, למשפחות ה-PolarFire FPGA שלה כדי לאפשר תרגום ישיר של אלגוריתמי C++ לקוד רמת העברת רישום (RTL) המותאם ל-FPGA.

ההודעה מגיעה כמענה לצורך הגובר של מעצבים לשלב ביצועים עם צריכת חשמל נמוכה ביישומי מחשוב קצה ואשר הביא את הביקוש למערכי שער לתכנות שדות (FPGA) שישמשו כמאיצים חסכוניים בחשמל. עם זאת, רוב גדול של מחשבי Edge, חזון מחשב ואלגוריתמים של בקרה תעשייתית מפותחים באופן מקורי ב- C ++ על ידי מפתחים עם מעט ידע או ללא ידע בחומרת FPGA הבסיסית.

"SmartHLS משפר את חבילת כלי העיצוב Libero SoC שלנו והופך את היתרונות העצומים של פלטפורמות PolarFire ו- PolarFire SoC לטווח הבינוני לקהילה מגוונת של מפתחי אלגוריתמים מבלי שהם צריכים להפוך למומחי חומרה של FPGA", אמר ברוס וייר, סגן נשיא מיקרוצ'יפ. יחידת עסקים FPGA. "יחד עם ערכת פיתוח תוכנת הרשת העצבית של VectorBlox, כלים אלה ישפרו את פרודוקטיביות המעצבים ביצירת פתרונות מתקדמים תוך שימוש באלגוריתמים מבוססי C/C ++ ליישומים כגון ראייה מוטמעת, למידת מכונה, שליטה מוטורית ואוטומציה תעשייתית באמצעות מאיצי חומרה מבוססי FPGA. . ”

בהתבסס על סביבת הפיתוח המשולבת של קוד פתוח Eclipse, חבילת העיצוב SmartHLS משתמשת בקוד תוכנת C ++ ליצירת רכיב HDL IP לשילוב בפרויקטים של Libero SmartDesign של Microchip. זה מאפשר למהנדסים לתאר את התנהגות החומרה ברמת הפשטה גבוהה יותר ממה שאפשר עם כלי FPGA RTL מסורתיים.

על פי Microchip הוא משפר את הפרודוקטיביות תוך צמצום זמן הפיתוח באמצעות ממשק תכנות יישומים (API) מרובה שרשורים המבצע הוראות חומרה במקביל ומפשט את הביטוי של מקביליות חומרה מורכבת בהשוואה להצעות HLS אחרות.

כלי SmartHLS דורש עד פי 10 שורות קוד מאשר עיצוב RTL מקביל, כאשר הקוד שנוצר הוא קל יותר לקריאה, הבנה, בדיקה, איתור באגים ואימות. הכלי גם מפשט את חקירת פשרות עיצובי מיקרו-אדריכלות חומרה ומאפשר להשתמש כעת ביישומי תוכנת C ++ של מפתח עם PolarFire FPGAs ו- FPGA SoCs.